特許

J-GLOBAL ID：200903084057387801

半導体装置の製造方法

発明者： アン・ソンテ ,  井口 勝次 ,  柿本 誠三
出願人/特許権者： シヤープ株式会社
代理人 (1件)： 山崎 宏 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-180905
公開番号（公開出願番号）：特開平5-029559
出願日： 1991年07月22日
公開日（公表日）： 1993年02月05日
要約：

【要約】【目的】 LDD構造を有するCMOSデバイスを簡単に作製し、しかもLDD構造を構成するn-型領域,p-型領域の不純物が必要以上に拡散するのを防止する。【構成】 ゲート電極4を設けた基板1上に、下側シリコン酸化膜5と、エッチングストッパー膜6と、上側シリコン酸化膜7とからなる積層を所定の厚さで形成する。上記積層を通して基板面に対して略垂直にイオン注入を行って、ソースドレインとなるべきn+型領域9,p+型領域10を形成する。例えばNMOS領域(図2の左半分)で、上側シリコン酸化膜7をエッチングストッパー膜に至るまでエッチングして除去する。基板面に対して略垂直または斜めにイオン注入を行って、n+型領域9のゲート電極4側の端部にn-型領域11を形成する。フォトリソグラフィと組み合わせてPMOS領域にも適用する。

請求項（抜粋）：

ゲート電極を設けた基板上に、下側シリコン酸化膜と、シリコン酸化膜に対して選択的にエッチング可能な材料からなるエッチングストッパー膜と、上側シリコン酸化膜とからなる積層を所定の厚さで形成して、上記ゲート電極の上面,側面および上記ゲート電極の両側の基板面を覆う工程と、上記積層を通して基板面に対して略垂直にイオン注入を行って、上記ゲート電極の両側でゲート電極から略上記積層の厚さ分だけ離間した箇所に、ソースドレインとなるべきn+型領域またはp+型領域を形成する工程と、上記上側シリコン酸化膜を上記エッチングストッパー膜に至るまでエッチングして除去する工程と、上記基板面に対して略垂直または斜めにイオン注入を行って、上記n+型領域またはp+型領域の上記ゲート電極側の端部にn-型領域またはp-型領域を形成する工程を有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 27/092 ,  H01L 21/336 ,  H01L 29/784

FI (2件)：

H01L 27/08 321 E ,  H01L 29/78 301 L