特許
J-GLOBAL ID：200903084097660373
半導体記憶装置
発明者：
,
,
,
,
出願人/特許権者：
,
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平4-180389
公開番号（公開出願番号）：特開平5-189996
出願日： 1992年06月15日
公開日（公表日）： 1993年07月30日
要約：
【要約】【目的】 本発明の目的は、冗長メモリセルに対するアクセス時間の増大を抑えることである。【構成】 メインワード線とサブワード線を備えたデバイデッドワード線構造のメモリマットMM101とMM501を対設する。メモリマットMM101,MM501の冗長メインワード線MWLR11,MWLR51は、選択的にヒューズFUS1が切断された駆動回路MWRDRVによって駆動される。冗長メモリセルRMCによって救済を要するアクセス番地に対して、そのアクセス番地に直接対応されるメモリセルを含むメモリマットとは反対側のメモリマットの冗長メインワード線及び冗長サブワード線を介して冗長メモリセルも選択される。双方のメモリマットから並列的に読み出されるデータの内、正規のデータはデータ出力バッファDOB1又はDOB5で選択されてボンディングパッドBPに与えられる。
請求項（抜粋）：
メインワード線と、前記メインワード線に対応されて設けられると共にメモリセルの選択端子が結合されたサブワード線と、前記メインワード線に伝達される信号とアドレス信号のデコード結果に基づいて得られる信号とを入力して前記サブワード線を駆動するサブワード線駆動手段と、冗長メインワード線と、前記冗長メインワード線に対応して設けられると共に冗長メモリセルの選択端子が結合された冗長サブワード線と、前記冗長メインワード線に伝達される信号と冗長選択信号に基づいて得られる信号とを入力して前記冗長サブワード線を駆動する冗長サブワード線駆動手段と、前記メモリセルのデータ入出力端子と前記冗長メモリセルのデータ入出力端子とに共通接続されたビット線と、をそれぞれ含む複数個のメモリマットと、前記複数個のメモリマットの一方に含まれるメモリセルのアドレスと他方のメモリマットに含まれる冗長メモリセルのアドレスとを対応付けるためのアドレス設定手段を備え、設定されたアドレスとアクセスされるアドレスとを比較して前記冗長選択信号を出力する冗長プログラム手段と、前記冗長メインワード線を前記冗長プログラム手段の出力に依存することなく選択レベルに駆動する冗長メインワード線駆動手段と、前記個々のメモリマットから読出されるデータに基づいてデータを出力する複数個のデータ出力手段と、外部から供給されるアドレスに対して決定される前記冗長選択信号の状態に応じて、動作可能にすべきデータ出力手段を切換え制御する切換え制御手段と、を備えて成る半導体記憶装置。
IPC (2件)：
G11C 29/00 301
, G11C 11/413
