特許
J-GLOBAL ID：200903084165907889
不揮発性半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-046231
公開番号（公開出願番号）：特開平9-246404
出願日： 1996年03月04日
公開日（公表日）： 1997年09月19日
要約：
【要約】【課題】 フローティングゲートへの注入効率を低下させることなくゲート長を短縮化したDINOR型フラッシュメモリを提供する。【解決手段】 ドレイン耐圧-ゲート長特性における臨界ゲート長よりも短いゲート長を使用し、関係式Ids<SP>Rleak </SP><Ids<SP>read</SP>/Nbit/Mを満たすように設定する。Ids<SP>read</SP>はデータ読出時に選択メモリセルMC22のソース-ドレイン間に流れる読出電流を示し、Ids<SP>Rleak </SP>はデータ読出時に非選択メモリセルMC21,MC23〜MC25のソース-ドレイン間に流れる読出リーク電流を示し、NbitはメモリセルMC11〜MC15またはMC21〜MC25の数を示し、Mは予め定められた1以上のマージンファクタを示す。
請求項（抜粋）：
複数のスタックゲート型メモリセル、前記スタックゲート型メモリセルに対応して設けられ、各々が対応するスタックゲート型メモリセルのコントロールゲートと接続された複数のワード線、メインビット線、前記複数のスタックゲート型メモリセルのドレインと共通に接続されたサブビット線、前記メインビット線と前記サブビット線との間に接続されたセレクトゲート、および前記複数のスタックゲート型メモリセルのソースと共通に接続されたソース線を含み、前記スタックゲート型メモリセルのゲート長は、ドレイン耐圧とゲート長との関係を表わすドレイン耐圧-ゲート長特性においてゲート長の短縮化に伴いドレイン耐圧が低下し始めるときの臨界ゲート長よりも短く、かつ関係式Ids<SP>Rleak </SP><Ids<SP>read</SP>/Nbit/M(式中のIds<SP>read</SP>は前記ワード線によって選択されたスタックゲート型メモリセルからのデータ読出時にそのソース-ドレイン間に流れる読出電流を示し、Ids<SP>Rleak </SP>は前記データ読出時に前記ワード線によって選択されずかつデータがプログラムされた状態にあるスタックゲート型メモリセルのソース-ドレイン間に流れる読出リーク電流を示し、Nbitは前記スタックゲート型メモリセルの数を示し、Mは予め定められた1以上のマージンファクタを示す)を満たすように設定される、不揮発性半導体記憶装置。
IPC (5件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, G11C 16/02
, H01L 27/115
H01L 29/78 371
, G11C 17/00 307 A
, H01L 27/10 434
