特許
J-GLOBAL ID：200903084185192681
SOI基板の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平4-359127
公開番号（公開出願番号）：特開平6-204194
出願日： 1992年12月25日
公開日（公表日）： 1994年07月22日
要約：
【要約】【目的】 張り合わせ型SOI基板の製造方法においても半導体層を制御性良く薄膜化でき、パンチスルー耐性に優れたトランジスタを作ることが可能なSOI基板の製造方法を提供すること。【構成】 半導体基板20の表面に、分離ストッパ段差22を形成する工程と、半導体基板20の表面から所定の深さ位置に研磨ストッパ層24aを形成する工程と、半導体基板20の表面に、少なくとも絶縁層26を介して支持基板30を張り合わせる工程と、半導体基板20の裏面から研磨ストッパ層24aまで選択研磨を行なう工程と、研磨ストッパ層24aを除去する工程と、ストッパ層24aが除去された半導体基板の表面を、分離ストッパ段差22が露出するまで選択研磨し、上記絶縁層26上に薄い半導体層31を残す工程とを有する。
請求項（抜粋）：
半導体基板の表面に、分離ストッパ段差を形成する工程と、半導体基板の表面から所定の深さ位置に研磨ストッパ層を形成する工程と、半導体基板の表面に、少なくとも絶縁層を介して支持基板を張り合わせる工程と、半導体基板の裏面から上記研磨ストッパ層まで選択研磨を行なう工程と、上記研磨ストッパ層を除去する工程と、ストッパ層が除去された半導体基板の表面を、上記分離ストッパ段差が露出するまで選択研磨し、上記絶縁層上に薄い半導体層を残す工程とを有するSOI基板の製造方法。
IPC (3件)：
H01L 21/304 321
, H01L 21/76
, H01L 27/12
