特許
J-GLOBAL ID：200903084197207358
半導体素子における多層配線の形成方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平3-249369
公開番号（公開出願番号）：特開平5-090263
出願日： 1991年09月27日
公開日（公表日）： 1993年04月09日
要約：
【要約】【目的】 本発明は、多層配線を有する半導体素子における、その配線の層間絶縁膜をより平坦化する方法を提供するものである。【構成】 前記目的のために本発明では、第1配線層(2)の上に絶縁膜(3)を形成し、研磨を第1配線層(2)の上部が一部除去されるまで行ない、その後その上に再度絶縁膜(4)を形成してから、そこにスルーホールを形成するようにした。
請求項（抜粋）：
(a)半導体基板上に、第1層の配線層を形成し、それを覆うように絶縁膜を堆積する工程、(b)前記絶縁膜および前記第1層の配線層を、その配線層の上部一部が除去されるまで研磨して、全体の上面を平坦化する工程、(c)前記平坦化した構造の上に再度絶縁膜を形成する工程、(d)前記再度の絶縁膜にスルーホールを形成した後、第2層の配線層を形成する工程、以上の工程を含むことを特徴とする半導体素子における多層配線の形成方法。
IPC (2件)：
H01L 21/3205
, H01L 21/304 321
