特許

J-GLOBAL ID：200903084224717088

インタフェース回路及びメモリ制御装置

発明者： 堀 貴博
出願人/特許権者： NECエレクトロニクス株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願2006-147094
公開番号（公開出願番号）：特開2007-317016
出願日： 2006年05月26日
公開日（公表日）： 2007年12月06日
要約：

【課題】ループバックテスト時に、実スピード動作における遅延故障検出のテストを実現するメモリ制御装置の提供。【解決手段】出力側回路に、ノーマルモード位相シフト量制御回路23とテストモード位相シフト量制御回路25と、これら2つの位相シフト量制御回路の出力を選択するセレクタ27と、可変遅延回路6を備え、入力回路側にノーマルモード位相シフト量制御回路24とテストモード位相シフト量制御回路26と、これら2つの位相シフト量制御回路の出力を選択するセレクタ28と、可変遅延回路15を備え、ループバックしてリードデータ取り込み回路19でラッチされたリードデータ21とライトデータ20との期待値照合を行う比較回路22と、入力データのサンプリングタイミングが1エッジ分遅れた場合の期待値照合を行う第2の比較回路100を備えている。【選択図】図1

請求項（抜粋）：

データ信号と、該データ信号のサンプリングのタイミングを規定するデータ・ストローブ信号とを出力する出力側回路と、 データ信号及びデータ・ストローブ信号とを入力する入力側回路と、 を備え、 データ出力と入力における、前記データ信号と前記データ・ストローブ信号間の位相関係がそれぞれ所定の関係とされる規格に準拠するインタフェース回路であって、 前記出力側回路が、 ノーマルモード時の位相シフト量を規定する第1の位相シフト量信号と、テストモード時の位相シフト量を規定する第2の位相シフト量信号とを入力し、ノーマルモード時には、前記第1の位相シフト量信号を選択し、テストモード時には、前記第2の位相シフト量信号を選択する第1のセレクタと、 クロック信号を受け、前記第1のセレクタで選択された位相シフト量信号に応じた遅延を前記クロック信号に付加し、出力データのサンプリング回路にサンプリングクロックとして供給する第1の可変遅延回路と、 を備え、 前記データ・ストローブ信号は、前記クロック信号を固定量位相シフトした信号が出力され、 前記入力側回路が、 ノーマルモード時の位相シフト量を規定する第3の位相シフト量信号と、テストモード時の位相シフト量を規定する第4の位相シフト量信号とを入力し、ノーマルモード時には、前記第3の位相シフト量信号を選択し、テストモード時には、前記第4の位相シフト量信号を選択する第2のセレクタと、 入力されたデータ・ストローブ信号を受け、前記第2のセレクタで選択された位相シフト量に応じた遅延を前記データ・ストローブ信号に付加し、入力データのサンプリング回路にサンプリングクロック信号として供給する第2の可変遅延回路と、 を備えている、ことを特徴とするインタフェース回路。

IPC (4件)：

G06F 12/16 ,  G06F 12/00 ,  G11C 11/401 ,  G11C 11/407

FI (6件)：

G06F12/16 330A ,  G06F12/00 597D ,  G06F12/00 564D ,  G11C11/34 371A ,  G11C11/34 362S ,  G11C11/34 354C

Fターム (24件)：

5B018GA03 ,  5B018HA33 ,  5B018JA05 ,  5B018MA33 ,  5B018NA02 ,  5B018PA01 ,  5B018QA13 ,  5B060CC03 ,  5M024AA91 ,  5M024BB03 ,  5M024BB28 ,  5M024BB33 ,  5M024BB34 ,  5M024DD39 ,  5M024DD83 ,  5M024GG01 ,  5M024JJ34 ,  5M024JJ56 ,  5M024MM03 ,  5M024MM10 ,  5M024PP01 ,  5M024PP02 ,  5M024PP07 ,  5M024PP10

引用特許：

出願人引用 (1件)

• 半導体集積回路
  公報種別：公開公報   出願番号：特願2003-310927   出願人：株式会社ルネサステクノロジ