特許
J-GLOBAL ID：200903084245519103

半導体装置およびその製造方法

発明者：
今井 清隆

今井 清隆 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 渡辺 勝 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-294905
公開番号（公開出願番号）：特開2000-124325
出願日： 1998年10月16日
公開日（公表日）： 2000年04月28日
要約：
【要約】【課題】 素子分離領域の酸化膜厚を減少させず、またゲート材料のパターンニングの際にゲート材料の表面に高低差が生じることなく異なるしきい値電圧を有する複数のMOSFETを同一の半導体基板上に形成する。【解決手段】 ゲート電極9にはリンとヒ素が注入され、ゲート電極8にはヒ素のみが注入されている。ゲート電極9は、ゲート電極8よりも不純物濃度が大きいためゲート電極9のゲート酸化膜5側に発生する空乏層の幅はゲート電極8の場合よりも小さくなる。しきい値電圧はゲート酸化膜5の膜厚とゲート電極8、9に発生する空乏層の幅の和により決定されるため、ゲート電極9を有するMOSFETのしきい値電圧はゲート電極8を有するMOSFETのしきい値電圧よりも低くなる。
請求項（抜粋）：
ゲート電極が半導体材料により形成されている同一導電型チャネルの複数のMOSFETが同一半導体基板上に形成されている半導体装置において、前記各MOSFETのゲート電極を形成している前記半導体材料の不純物濃度が設定しようとするしきい値電圧によってそれぞれ異なることを特徴とする半導体装置。
IPC (4件)：
H01L 21/8234 ,  H01L 27/088 ,  H01L 21/8238 ,  H01L 27/092
FI (2件)：
H01L 27/08 102 C ,  H01L 27/08 321 D
Fターム (10件)：
5F048AA07 ,  5F048AB04 ,  5F048AC03 ,  5F048BA01 ,  5F048BB03 ,  5F048BB06 ,  5F048BB07 ,  5F048BB18 ,  5F048BG11 ,  5F048DA19
引用特許：
審査官引用 (2件)

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