特許
J-GLOBAL ID：200903084246024442
キャッシュメモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
中島 司朗
公報種別：公開公報
出願番号（国際出願番号）：特願平4-208267
公開番号（公開出願番号）：特開平6-059890
出願日： 1992年08月04日
公開日（公表日）： 1994年03月04日
要約：
【要約】【目的】 先行命令のキャッシュミスヒットにより主記憶装置へのアクセスが開始された後、分岐先の命令がキャッシュに格納されていない場合に、分岐先命令のフェッチのオーバヘッドを抑えて中央処理装置の性能低下を抑制できるキャッシュメモリ装置を提供する。【構成】 制御回路13は、判定回路12からの判定結果と分岐信号とに基づいて、分岐命令の実行による分岐先命令のフェッチ時のミスヒットを検出し、分岐先命令のミスヒット検出時に、有効フラグ部8をリセットするためのマスク信号を生成すると共に、主記憶装置へのアクセスを中断するための中断信号を生成する。
請求項（抜粋）：
検索を行うアドレスを保持するアドレスレジスタと、前記アドレスレジスタより読み出されたアドレスを格納して保持するアドレス保持回路と、前記アドレスレジスタあるいは前記アドレス保持回路より読み出されたアドレスに対応するデータを出力するデータ部と、前記データ部内に保持されたデータと一対一に対応するアドレス情報を保持するタグ部と、前記データ部内に有効データが格納されていることを前記データ部のデータと前記タグ部のアドレス情報とに一対一に対応して示す有効フラグを保持する有効フラグ部と、前記アドレスレジスタより読み出されたアドレスと前記タグ部より読み出されたアドレス情報と前記有効フラグ部より読み出された有効フラグとに基づいてヒットであるかミスヒットであるかを判定する判定回路と、前記判定回路からの判定結果と分岐信号とに基づいて、分岐命令の実行による分岐先命令のフェッチ時のミスヒットを検出する検出手段と、前記検出手段による分岐先命令のミスヒット検出時に、前記有効フラグ部をリセットするためのマスク信号を生成すると共に、主記憶装置へのアクセスを中断するための中断信号を生成する制御手段と、前記アドレス保持回路からのアドレスと前記制御手段からのマスタ信号とに基づいて、有効フラグを生成して前記有効フラグ部へ供給する有効フラグ生成回路とを備えたことを特徴とするキャッシュメモリ装置。
IPC (2件)：
G06F 9/38 330
, G06F 12/08 310
