特許
J-GLOBAL ID：200903084328863442
薄膜トランジスタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 国則
公報種別：公開公報
出願番号（国際出願番号）：特願平3-237213
公開番号（公開出願番号）：特開平5-055252
出願日： 1991年08月22日
公開日（公表日）： 1993年03月05日
要約：
【要約】【目的】 本発明は、ゲート電極とドレイン領域との間のオフセット幅の寸法精度を高めた薄膜トランジスタの製造方法を提供する。【構成】 基板11上に第1,第2のゲート電極12,13を形成後、各ゲート電極側面12a,13bに第1のサイドウォール15a,16bを形成する。次いで各ゲート電極12,13側の全面にゲート絶縁膜18を成膜後、ゲート絶縁膜18に第2のゲート電極側面13aと基板11とに通じるコンタクトホール21を形成する。次いでゲート絶縁膜18側の全面に活性層22を成膜し、側面13a側の活性層22に不純物拡散層23を形成する。続いて活性層側面22aに第2のサイドウォール25を形成後、第1のゲート電極12上の活性層22を覆うマスクパターン26を形成する。それらをマスクにして活性層22に不純物を導入してドレイン領域27,ソース領域28を形成し、第2のサイドウォール25aの下方の活性層22にオフセット領域29を設ける。
請求項（抜粋）：
基板上に第1のゲート電極と第2のゲート電極とを形成した後、前記第1,第2のゲート電極が対向する側とは反対側の当該第1,第2のゲート電極の側面に第1のサイドウォールを形成する第1の工程と、前記第1,第2のゲート電極の表面と前記基板の表面とを覆う状態にゲート絶縁膜を成膜する第2の工程と、前記第1のゲート電極側の第2のゲート電極側面と当該側面側の前記基板上とに形成されたゲート絶縁膜にコンタクトホールを形成する第3の工程と、前記ゲート絶縁膜を覆う状態にかつ前記コンタクトホールを介して前記基板と前記第2のゲート電極とに接続する状態に活性層を成膜し、成膜した活性層に第2のゲート電極中の不純物を拡散して不純物拡散層を形成する第4の工程と、前記第1,第2のゲート電極間の活性層の側面に第2のサイドウォールを形成する第5の工程と、前記第1のゲート電極上の活性層を覆う状態にマスクパターンを形成後、当該マスクパターンと前記第2のサイドウォールとをマスクにして前記活性層に不純物を導入することで、前記不純物拡散層に接続するドレイン領域を形成するとともに、第1のゲート電極に対して前記ドレイン領域とは反対側の活性層にソース領域を形成し、かつ第1のゲート電極側の第2のサイドウォールの下方の活性層にオフセット領域を設ける第6の工程とによりなることを特徴とする薄膜トランジスタの製造方法。
IPC (2件)：
H01L 21/336
, H01L 29/784
