特許
J-GLOBAL ID：200903084333796109
利得制御増幅回路
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平10-134269
公開番号（公開出願番号）：特開平11-317634
出願日： 1998年04月30日
公開日（公表日）： 1999年11月16日
要約：
【要約】【課題】 増幅度が低下した際における歪み特性が劣化することのない利得制御増幅回路を提供する。【解決手段】 入力信号が小さい状態においては、第2及び第4のトランジスタ6,8に流れるコレクタ電流は大きく、コレクタ電圧も低いため、抵抗器17,26を介して第5のトランジスタ9のベースに印加されるベースバイアス電圧及び抵抗器18,27を介して第6のトランジスタ10に印加されるベースバイアス電圧も低くなる一方、入力信号が大となると、逆に、第2及び第4のトランジスタ6,8のコレクタ電流は小さくなり利得が低下するが、第5及び第6のトランジスタ9,10のベースバイアス電圧は大となり、低利得状態における回路の動作電流を大として、歪み特性の劣化を抑圧することができるようになっている。
請求項（抜粋）：
入力信号に対して差動的に動作するよう構成されてなる第1の差動増幅回路と、前記第1の差動増幅回路の差動出力信号の一方に対して差動的に動作するよう第1及び第2のトランジスタを用いて構成されてなる第2の差動増幅回路と、前記第1の差動増幅回路の差動出力信号の他方に対して差動的に動作するよう第3及び第4のトランジスタを用いて構成されてなる第3の差動増幅回路とを具備し、前記第1の差動増幅回路は、第5及び第6のトランジスタを有してなり、それぞれのエミッタは、直接または電流帰還用抵抗器を介して相互に接続されると共に、それぞれエミッタ抵抗器を介してアースに接続され、それぞれのベースは、それぞれ抵抗器を介してアースに接続されると共に、入力信号の入力端とされる一方、前記第5のトランジスタのコレクタは、前記第2の差動増幅回路を構成する第1及び第2のトランジスタのエミッタに、第6のトランジスタのコレクタは、前記第3の差動増幅回路を構成する第3及び第4のトランジスタのエミッタに、それぞれ接続されてなり、前記第2の差動増幅回路の第1のトランジスタのベースと、前記第3の差動増幅回路の第3のトランジスタのベースが相互に接続されると共に、前記第1の差動増幅回路の入力信号の大きさに応じて変化する第1のバイアス電圧が印加される一方、前記第1及び第3のトランジスタのコレクタは直流電源に接続され、前記第2の差動増幅回路の第2のトランジスタのベースと、前記第3の差動増幅回路の第4のトランジスタのベースが相互に接続されると共に、所定電圧の第2のバイアス電源に接続される一方、前記第2及び第4のトランジスタのコレクタは、それぞれ負荷インピーダンスを介して前記直流電源に接続されると共に、それぞれのコレクタが出力端とされ、前記第2の差動増幅回路の第2のトランジスタのコレクタは、第1及び第2の分圧抵抗器を介して前記第1の差動増幅回路の第5のトランジスタのベースに接続され、前記第3の差動増幅回路の第4のトランジスタのコレクタは、第3及び第4の分圧抵抗器を介して前記第1の差動増幅回路の第6のトランジスタのベースに接続され、前記第1の分圧抵抗器と第2の分圧抵抗器との接続点と前記第3の分圧抵抗器と第4の分圧抵抗器との接続点が相互に接続され、前記第1の差動増幅回路への入力信号の変化に伴い前記第1のバイアス電圧を変化させることにより、前記入力信号に対する利得制御を可能としてなることを特徴とする利得制御増幅回路。
IPC (3件)：
H03G 3/10
, H03F 3/45
, H04N 5/52
H03G 3/10 B
, H03F 3/45 Z
, H04N 5/52
