特許
J-GLOBAL ID：200903084353064694
MOS型トランジスタ及びその製造方法
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
高田 守 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-035128
公開番号（公開出願番号）：特開平8-236759
出願日： 1995年02月23日
公開日（公表日）： 1996年09月13日
要約：
【要約】【目的】 スナップバック破壊耐圧を向上させ、かつ出力容量を低減することで付加効率を向上できるMOS型トランジスタ及びその製造方法を得る。【構成】 半導体基板1と半導体層8の境界近傍に絶縁物9を設け、ソース電極3の下部のpn接合部が順方向にバイアスされて正帰還が生じるのを防ぐ。また、ゲート電極2の下のオーバラップ部分を極低濃度LDD部分10、ドレイン電極4側を低濃度LDD部分11とする。また、不純物を注入して全体のLDD構造を形成した後、ゲート電極2の側壁を覆う酸化膜を形成し、これをマスクとしてさらに不純物を注入して、マスクした部分のLDD構造の濃度を他の部分の濃度よりも低くする。
請求項（抜粋）：
p型半導体基板、このp型半導体基板に載置されたp型半導体層、このp型半導体層に載置されたゲート酸化膜、このゲート酸化膜に載置されたゲート電極、上記p型半導体層の一部に設けられた第1n型拡散層、第1n型拡散層の上記ゲート酸化膜側に配置された第1n型コンタクト層、第1n型コンタクト層に接続するソース電極、上記p型半導体層の一部に設けられた第2n型拡散層、第2n型拡散層の上記ゲート酸化膜側に配置された第2n型コンタクト層、第2n型コンタクト層に接続するドレイン電極、及び上記ゲート電極の下部と第2n型拡散層間の上記p型半導体層に設けられたLDD構造を備えるMOS型トランジスタにおいて、上記p型半導体層と上記p型半導体基板の境界近傍で、少なくとも上記ソース電極の下部の一部から上記ゲート電極の下部の一部に伸びる絶縁物を備えたことを特徴とするMOS型トランジスタ。
IPC (2件)：
FI (2件)：
H01L 29/78 301 S
, H01L 29/78 301 L
