特許
J-GLOBAL ID：200903084380314635
位相ロック・ループ(PLL)内でのデータ標本化および回収
発明者：
出願人/特許権者：
代理人 (1件)：
西山 善章 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-208446
公開番号（公開出願番号）：特開平9-181712
出願日： 1996年08月07日
公開日（公表日）： 1997年07月11日
要約：
【要約】【課題】 PLL回路において、クロック生成、入力データとの整合および回収並びにデータの標本化および回収を行う。【解決手段】 n位相シフトの隣接しているクロック信号の一つである基準クロック信号が、外から入ってくるデータと整合しているかどうかを検出するための回路を含んでいる。この回路は、隣接しているクロック信号の第一のクロック・ビットが0、0+n、0+2n、...であり、隣接しているクロック信号の第二のクロック・ビットが1、1+n、1+2n、...である場合に、隣接している各クロック信号によって、外から入ってくるデータのビットを標本化するためのデータ・サンプラーからなっており、位相ロック・ループ(PLL)のn位相シフト隣接クロック信号の一つである基準クロック信号が入力データと整合しているかどうかを検出するための回路である。
請求項（抜粋）：
位相ロック・ループ(PLL)のn位相シフト隣接クロック信号の一つである、基準クロック信号が、入力データと整合しているかどうかを検出するための回路であって、隣接クロック信号の第一の信号が、入力データのビットである0、0+n、0+2n、...をクロック処理し、隣接クロック信号の第二の信号が、上記のビットである1、1+n、1+2n、...をクロック処理する場合に、入力データのビットを、各隣接クロック信号で標本化するためのデータ・サンプラーを備えてなる回路。
IPC (2件)：
FI (2件)：
H04L 7/02 B
, H03L 7/08 B
