特許

J-GLOBAL ID：200903084406390327

タイミングパルス発生回路

発明者： 山口 正則 ,  佐藤 真木
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平9-003910
公開番号（公開出願番号）：特開平9-205591
出願日： 1988年01月14日
公開日（公表日）： 1997年08月05日
要約：

【要約】【課題】 メモリ容量を小さくできるようにすることを目的とする。【解決手段】 このタイミングパルス発生回路60は、CCD撮像素子の動作を制御するタイミングパルスを発生するタイミングパルス発生回路60において、水平方向に繰り返すタイミングパルスと垂直方向に繰り返すタイミングパルスとを、夫々別個のH-ROM回路65、V-ROM回路69より得るようにしたことにより、ROMの容量を削減できるようにした。

請求項（抜粋）：

水平周期の第1の基準パルスで制御される第1のアドレスカウンタと、この第1のアドレスカウンタの出力で読み出しアドレスが制御される第1のROM手段と、水平周波数に比して十分高い周波数を有する第2の基準パルスで制御される第2のアドレスカウンタと、この第2のアドレスカウンタの出力で読み出しアドレスが制御される第2のROM手段とを有し、上記第1のROM手段及び上記第2のROM手段より、それぞれ第1のタイミングパルス及び第2のタイミングパルスを得るタイミングパルス発生回路であって、上記第2のROM手段は、論理レベルデータが記憶された第1のROMと、上記論理レベルデータのレベルを保持する期間を表す保持期間データが記憶された第2のROMとを含み、第1のROMは上記第2のタイミングパルスを生成するように制御され、上記第2のアドレスカウンタは、上記第2の基準パルスをカウントし、上記第2のROMからの出力結果に基づいて出力パルスを生成する第1のカウンタと、上記第1のカウンタからの出力によって制御される第2のカウントとを含み、上記第2のカウンタの出力によって、上記第1のROMのアドレスと上記第2のROMのアドレスとが制御されるタイミングパルス発生回路。