特許
J-GLOBAL ID：200903084410662900
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-143659
公開番号（公開出願番号）：特開平8-241594
出願日： 1995年06月09日
公開日（公表日）： 1996年09月17日
要約：
【要約】【目的】 従来と同等若しくはそれ以上の読み出し信号量を確保しつつ、大幅な低消費電力化,高信頼性,高速化を実現し得るDRAMを提供すること。【構成】 複数のビット線対と複数のワード線とが交差して配置され、これらの各交差部にメモリセルが設けられたセルアレイを備えたDRAMにおいて、メモリセルMCは1個のトランジスタQM と1個のキャパシタCM からなり、トランジスタQM のゲートがワード線WLに接続され、ドレインが対をなすビット線の一方BL1 に接続され、ソースがキャパシタCM の第1の端子に接続され、キャパシタCM の第2の端子が対をなすビット線の他方BL2 に接続された構成をとり、かつセンス時において、メモリセルMCのストレージノードSNの電位変動がVccとVssの範囲内であるように、ビット線電位の振幅をVccとVssとの差の1/3以下に設定したことを特徴とする。
請求項（抜粋）：
複数のビット線対と複数のワード線とが交差して配置され、これらの各交差部にメモリセルが設けられたメモリセルアレイを具備してなり、前記メモリセルは1個のトランジスタと1個のキャパシタからなり、トランジスタのゲートがワード線に接続され、ドレインが対をなすビット線の一方に接続され、ソースがキャパシタの第1の端子に接続され、キャパシタの第2の端子が対をなすビット線の他方に接続された構成をとり、かつセンス時において、メモリセルのストレージノードの電位変動が第1の電位と第2の電位の範囲内であるように、ビット線電位の振幅を第1の電位と第2の電位との差の1/3以下に設定してなることを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/409
, H01L 27/108
, H01L 21/8242
G11C 11/34 353 A
, H01L 27/10 681 E
, H01L 27/10 681 G
