テスト容易化回路

発明者：
出願人/特許権者：
代理人 (1件)：高矢諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-033459
公開番号（公開出願番号）：特開平8-226956
出願日： 1995年02月22日
公開日（公表日）： 1996年09月03日
要約：

【要約】【目的】テストピンの数を増やすことなく、テスト時間を短縮する。【構成】スキャンパステスト法において、スキャンチェーンをいくつかに分割し、そのうちの一部のシフトレジスタの一部を使って乱数発生器を形成し、その出力を残りのスキャンチェーンの入力として供給する。各スキャンチェーンの出力を、別のシフトレジスタの一部を使って形成したシグニチャ生成器に取り込み、シグニチャを生成して故障検出を行う。

請求項（抜粋）：

複数のシフトレジスタを含んで構成されるスキャンチェーンを持つ集積回路のテスト容易化回路において、分割したスキャンチェーン中の一部のシフトレジスタの少なくとも一部を用いて形成された、擬似ランダムパターンを発生するための乱数発生器と、分割したスキャンチェーン中の他の一部のシフトレジスタの少なくとも一部を用いて形成された、出力パターンを圧縮するためのシグニチャ生成器とを備え、前記乱数発生器の出力を、乱数発生器を含まないシフトレジスタのスキャン入力とすると共に、前記シグニチャ生成器を含まないシフトレジスタの出力をシグニチャ生成器に取り込み、その出力をスキャン出力とすることを特徴とするテスト容易化回路。

IPC (2件)：

G01R 31/28 , G01R 31/3183

FI (2件)：

G01R 31/28 G , G01R 31/28 Q

引用特許：

審査官引用 (4件)

特開平4-233635
特公平6-060933
特開平4-233635

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