特許

J-GLOBAL ID：200903084446120861

半導体集積回路装置およびその製造方法

発明者： 山口 日出 ,  大和田 伸郎
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平6-256538
公開番号（公開出願番号）：特開平8-124929
出願日： 1994年10月21日
公開日（公表日）： 1996年05月17日
要約：

【要約】【目的】 パッシベーション膜を平坦化することができる半導体集積回路装置の製造方法を提供する。【構成】 パッシベーション膜を5層の絶縁膜29〜33で構成する。第1層目の絶縁膜29は、プラズマCVD法で堆積した酸化シリコン膜であり、第2層目の絶縁膜30は、スピンオングラス膜である。この絶縁膜30はその表面がエッチバックにより平坦化され、絶縁膜29の凹部に埋め込まれる。第3層目の絶縁膜31はプラズマCVD法で堆積した酸化シリコン膜であり、第4層目の絶縁膜32はプラズマCVD法で堆積した窒化シリコン膜である。また、第5層目の絶縁膜33はプラズマCVD法で堆積した酸化シリコン膜である。この絶縁膜33は、パッシベーション膜の耐圧を確保するために、第1〜第4層目の絶縁膜29〜32に比べて厚い膜厚で形成される。

請求項（抜粋）：

半導体基板の表面を覆うパッシベーション膜を、少なくともCVD法で堆積された第1の酸化シリコン膜と、前記第1の酸化シリコン膜の上層に堆積され、その表面をエッチバックで平坦化したスピンオングラス膜と、前記スピンオングラス膜の上層にCVD法で堆積された第2の酸化シリコン膜とからなる積層膜で構成したことを特徴とする半導体集積回路装置。

IPC (2件)：

H01L 21/321 ,  H01L 21/60 301

FI (2件)：

H01L 21/92 602 J ,  H01L 21/92 602 K