特許

J-GLOBAL ID：200903084514339362

演算回路の消費電力低減方式

発明者： 小林 登
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-114572
公開番号（公開出願番号）：特開平5-150870
出願日： 1991年05月20日
公開日（公表日）： 1993年06月18日
要約：

【要約】【目的】ディジタル信号処理プロセッサ(DSP)等の演算回路における消費電力低減方式に関し、機能ブロック単位で不使用部分の動作を停止することによって、低消費電力化を実現する演算回路の消費電力低減方式を提供することを目的とする。【構成】CMOSプロセスによる半導体回路で構成された複数の機能ブロック11,12,...を有する演算回路において、スイッチ21,22,...を設けて、各機能ブロック11,12,...に対するクロックの供給をオンオフするとともに、コントロールブロック3を設けて、各スイッチ21,22,...を制御するプログラムによって各機能ブロック11,12,...に対するクロック供給のシーケンスを制御して、各機能ブロック単位にクロックの供給を制御することによって、演算回路の消費電力を低減することで構成する。

請求項（抜粋）：

CMOSプロセスによる半導体回路で構成された複数の機能ブロック(11,12,...)を有する演算回路において、該各機能ブロック(11,12,...)に対するクロックの供給をオンオフするスイッチ(21,22,...)と、該各スイッチ(21,22,...)を制御することによって各機能ブロック(11,12,...)に対するクロックの供給を制御するコントロールブロック(3)とを設け、プログラムによって各機能ブロック単位にクロック供給のシーケンスを制御することによって演算回路の消費電力を低減することを特徴とする演算回路の消費電力低減方式。

IPC (4件)：

G06F 1/32 ,  G06F 15/02 305 ,  H04B 7/26 ,  G06F 15/78 510