特許

J-GLOBAL ID：200903084552192545

バイアススパッタリング方法

発明者： ヤオ,ツ-ヨン ,  シュ,チュン ,  ンガン,ケニー,キン-タイ ,  チャン,シン ,  アーバーン,ジョン ,  ブルゲ,ローレンス,ピー.
出願人/特許権者： アプライド マテリアルズ インコーポレイテッド ,  アプライド サイエンス アンド テクノロジー インコーポレイテッド
代理人 (1件)： 長谷川 芳樹 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願平11-504930
公開番号（公開出願番号）：特表2002-510364
出願日： 1998年06月22日
公開日（公表日）： 2002年04月02日
要約：

【要約】本発明は、集積回路構造の優先的なPVD導体充填材方法及び装置を提供する。本発明では、パターン化基板に導電層をスパッタ堆積するために高密度プラズマを利用し、パルス化DC電源を、基板表面でイオン電流を発生させるために基板に容量結合さする。イオン電流は、堆積材料のパターン化基板のフィールド領域への付着を防ぎ、又はフィールド領域から堆積材料をエッチングし、基板上に形成されるトレンチ、ホール又はバイアへの導電材料の堆積に関するクローイング又はカスピング問題を排除する。

請求項（抜粋）：

フィールド領域を有する基板のトレンチ、ホール又はバイアを、導電性材料で充填する方法であって、(a) ターゲットと処理されるパターン化基板との間の不活性ガス雰囲気で、グロー放電を発生させるステップと、(b) パルス化DCバイアスを前記基板に加えるステップと、(c) 前記トレンチ、ホール又はバイアに前記導電性材料を優先的に堆積させるステップと、を含む方法。

IPC (2件)：

C23C 14/34 ,  C23C 14/04

FI (2件)：

C23C 14/34 S ,  C23C 14/04 Z