特許
J-GLOBAL ID：200903084578737019
フェーズロックループ回路
発明者：
出願人/特許権者：
代理人 (1件)：
澁谷 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-230956
公開番号（公開出願番号）：特開平11-074787
出願日： 1997年08月27日
公開日（公表日）： 1999年03月16日
要約：
【要約】【課題】 特性を劣化させることなく、LSI間の接続線数を削減できる位相ロックループ回路を提供すること。【解決手段】 デジタル処理される位相誤差検出器2およびアナログ処理されるVCO6およびループフィルタ5が別個のLSIにて構成されている位相ロックループ回路において、位相誤差検出器の出力情報を入力し、位相誤差の大きな領域の情報を加工することによって情報のビット幅を削減する圧縮手段3と、位相誤差情報の値が大きな領域において、伸張した電圧を出力する非線形D/A変換手段4とを備える。本発明においては、圧縮手段3によって位相誤差情報のビット幅を圧縮して出力するので、LSI間の接続線数が減少する。また、アナログ処理部内のD/A変換器4において誤差情報の値の大きな領域を伸張して出力するので、ロックインに要する時間が減少する。
請求項（抜粋）：
デジタル処理される位相誤差検出器およびアナログ処理されるVCOおよびループフィルタを備えたフェーズロックループ回路において、位相誤差検出器の出力情報を入力し、位相誤差の大きな領域の情報を加工することによって該情報のビット幅を削減する圧縮手段と、前記圧縮手段の出力情報を入力し、位相誤差情報の値が大きな領域において、伸張した電圧を出力する非線形D/A変換手段とを備えたことを特徴とするフェーズロックループ回路。
IPC (2件)：
FI (2件)：
H03L 7/08 E
, H03M 1/66 D
