特許

J-GLOBAL ID：200903084724580178

強誘電体記憶装置

発明者： 杉山 寿伸
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平7-051402
公開番号（公開出願番号）：特開平8-250608
出願日： 1995年03月10日
公開日（公表日）： 1996年09月27日
要約：

【要約】【目的】強誘電体膜の形成が容易で、強誘電体キャパシタとゲート酸化膜の容量比の自由度を広げることができる実用に即した強誘電体記憶装置を実現する。【構成】1ビット相当のメモリセルCL11,CL12,CL21,CL22を、それぞれ、強誘電体キャパシタFC11,FC12,FC21,FC22と、ゲート電極に強誘電体キャパシタFC11,FC12,FC21,FC22の一方の電極が接続され、強誘電体の分極の向きによりビット線の電流を制御するドライバトランジスタDT11,DT12,DT21,DT22と、ソース電極が同じく強誘電体キャパシタFC11,FC12,FC21,FC22の一方の電極が接続され、ビット線BL1,BL2との導通切り換えを行う書き込みトランジスタWT11,WT12,WT21,WT22との3素子により構成し、トランジスタと強誘電体キャパシタとを分離して形成する。

請求項（抜粋）：

強誘電体キャパシタにおける分極の方向により2値のデータを記憶する強誘電体記憶装置であって、ゲート電極が上記強誘電体キャパシタの2つの電極のうちの一方の電極に接続され、強誘電体の分極の向きに応じてビット線の電流を制御する第1のトランジスタと、上記強誘電体キャパシタの一方の電極とビット線との間に接続され、ゲート電極への印加電圧に応じて当該一方の電極とビット線とを作動的に接続する第2のトランジスタとを有する強誘電体記憶装置。

IPC (6件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 11/22 ,  G11C 14/00 ,  H01L 27/10 451

FI (4件)：

H01L 29/78 371 ,  G11C 11/22 ,  H01L 27/10 451 ,  G11C 11/34 352 A