特許

J-GLOBAL ID：200903084741445918

半導体装置の製造方法及び半導体装置

発明者： 佐藤 充
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-293625
公開番号（公開出願番号）：特開2003-100751
出願日： 2001年09月26日
公開日（公表日）： 2003年04月04日
要約：

【要約】【課題】半導体基板上に形成するデバイスパターンの粗密により生じるパターン変換差を低減する半導体装置の製造方法を提供する。【解決手段】半導体基板上に形成された第1の膜の上に疎部と密部とを有するように第2の膜のパターンを形成する工程と、第1、第2の膜よりもエッチング速度の大きい第3の膜を形成する工程と、疎部における第3の膜を除去すると同時に密部における第3の膜を一定の深さまで選択的に除去する第1のエッチング工程と、密部に残留した第3の膜をマスクとして第2の膜の表面を選択的に除去する工程と、第1のエッチング工程で密部に残留した第3の膜を除去する工程と、第2の膜をマスクとして第1の膜をエッチングする第2のエッチング工程を有することを特徴とする半導体装置の製造方法とこれを用いた半導体装置を提供する。

請求項（抜粋）：

半導体基板上に形成された第1の膜の上に疎部と密部とを有するように第2の膜のパターンを形成する工程と、前記第1、第2の膜よりもエッチング速度の大きい第3の膜をさらに形成する工程と、前記疎部における前記第3の膜を除去すると同時に前記密部における前記第3の膜を一定の深さまで選択的に除去する第1のエッチング工程と、前記第1のエッチング工程で前記密部に残留した前記第3の膜をマスクとして前記第2の膜の表面を選択的に除去する工程と、前記第1のエッチング工程で前記密部に残留した前記第3の膜を除去する工程と、前記第2の膜をマスクとして前記第1の膜をエッチングする第2のエッチング工程と、を有することを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 21/3205 ,  H01L 21/3065 ,  H01L 21/8234 ,  H01L 21/8242 ,  H01L 27/088 ,  H01L 27/108 ,  H01L 29/43

FI (6件)：

H01L 21/88 A ,  H01L 27/10 681 F ,  H01L 27/08 102 C ,  H01L 27/10 625 ,  H01L 29/62 G ,  H01L 21/302 J

Fターム (45件)：

4M104BB01 ,  4M104BB04 ,  4M104CC05 ,  4M104DD10 ,  4M104DD16 ,  4M104DD17 ,  4M104DD18 ,  4M104DD19 ,  4M104DD71 ,  4M104FF13 ,  4M104GG14 ,  4M104GG16 ,  5F004AA04 ,  5F004BA04 ,  5F004DB02 ,  5F004EA07 ,  5F004EB02 ,  5F004FA08 ,  5F033HH05 ,  5F033HH07 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ16 ,  5F033QQ19 ,  5F033QQ28 ,  5F033QQ30 ,  5F033QQ33 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F048AA01 ,  5F048AB01 ,  5F048AB03 ,  5F048AC01 ,  5F048BA01 ,  5F048BB05 ,  5F048BF03 ,  5F083MA03 ,  5F083MA20 ,  5F083PR05 ,  5F083PR07 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA05 ,  5F083ZA28