特許

J-GLOBAL ID：200903084761045177

半導体用パッケージ

発明者： 高橋 孝 ,  矢野 圭一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-333621
公開番号（公開出願番号）：特開平9-321176
出願日： 1996年12月13日
公開日（公表日）： 1997年12月12日
要約：

【要約】【課題】 高集積化、高周波動作化、低電圧化された半導体素子を搭載する半導体用パッケージにおいて、信号線間の電気容量の増大を抑制しつつ対接地容量を増大させ、同時スイッチングノイズおよびクロストークノイズを共に低減する。【解決手段】 絶縁性基板3の表面(あるいは内部)に、複数の信号線4-1、4-2...を有する信号配線4、グランド配線5および電源配線を形成した半導体用パッケージ1である。絶縁性基板3は、信号線4-1、4-2間の電気容量が信号配線4とグランド配線5との間の電気容量より小さくなるように、信号配線4とグランド配線5との間に配置された高誘電率部6と、各信号線4-1、4-2間に配置された低誘電率部7とを有している。

請求項（抜粋）：

絶縁性基板と、前記絶縁性基板の表面および内部の少なくとも一方に設けられ、所望の配線パターンにしたがって配置された複数の信号配線と、前記絶縁性基板の表面および内部の少なくとも一方に設けられたグランド配線および電源配線とを具備する半導体用パッケージにおいて、前記絶縁性基板は、前記複数の信号配線間の電気容量が前記信号配線と前記グランド配線または電源配線との間の電気容量より小さくなるように、前記信号配線と前記グランド配線または電源配線との間に配置された高誘電率部と、前記複数の信号配線間に配置された低誘電率部とを有することを特徴とする半導体用パッケージ。

IPC (3件)：

H01L 23/12 301 ,  H01L 23/12 ,  H01L 23/04

FI (3件)：

H01L 23/12 301 L ,  H01L 23/04 F ,  H01L 23/12 Q