特許

J-GLOBAL ID：200903084780483185

薄膜トランジスタおよびその製造方法

発明者： 平川 克則
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平7-149739
公開番号（公開出願番号）：特開平8-321623
出願日： 1995年05月25日
公開日（公表日）： 1996年12月03日
要約：

【要約】【目的】 アモルファスシリコン膜の断面形状が順テーパ状に形成されるようにして、ソース電極およびドレイン電極の段差被覆性を向上させる。【構成】 ガラス基板1上にゲート電極2を形成し、その上にプラズマCVD法により、ゲート絶縁膜3、第1のアモルファスシリコン(aSi)膜4a、第2のaSi膜4b、第3のaSi膜4c、n+ 型aSi膜5を順次堆積する。第1〜第3のaSi膜4a〜4cを成膜する際には、段階的に?@成長圧力を増加させる、?A水素流量を減少させる、等の手段をとることにより上層にいくほど欠陥密度が高くなるようにする。フォトレジスト膜6を形成し(a)、aSi膜をエッチングし(b)、ソース電極7・ドレイン電極8を形成した(c)後、チャネルエッチを行う(d)。

請求項（抜粋）：

絶縁基板上に所定のパターンに形成されたゲート電極と、前記ゲート電極上を覆うゲート絶縁膜と、前記ゲート絶縁膜上に島状に形成されたアンドープまたは低不純物ドープの半導体層と、前記半導体層上に選択的に形成された一対のn+ 型半導体層と、前記n+ 型半導体層と接触するソース電極およびドレイン電極とを有する薄膜トランジスタにおいて、前記アンドープまたは低不純物ドープの半導体層は上層に向かって段階的にまたは連続的に欠陥密度が高くなっており、かつ、前記アンドープまたは低不純物ドープの半導体層の角部は順テーパ状にまたはラウンドに加工されていることを特徴とする薄膜トランジスタ。

IPC (2件)：

H01L 29/786 ,  H01L 21/336

FI (2件)：

H01L 29/78 618 C ,  H01L 29/78 618 A