特許
J-GLOBAL ID：200903084783095356
半導体素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
清水 守 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-254046
公開番号（公開出願番号）：特開平5-251444
出願日： 1991年10月02日
公開日（公表日）： 1993年09月28日
要約：
【要約】【目的】 下層の配線層に発生するヒロックをなくして、配線間ショートを防ぎ、信頼性の高い半導体素子の製造方法を得る。【構成】 半導体素子の製造方法において、下地となる基板上に第1配線層(Al-Si系合金膜)23を形成する工程と、第1配線層23をシンタする工程と、第1配線層23をメカニカルポリシング法により研磨する工程と、第1配線層23をホトリソエッチングする工程と、層間絶縁膜24を形成する工程と、第2配線層25を形成する工程とを施すようにしたものである。
請求項（抜粋）：
(a)基板上に第1配線層を形成する工程と、(b)該第1配線層をシンタする工程と、(c)該第1配線層をメカニカルポリシング法により研磨する工程と、(d)前記第1配線層をホトリソエッチングする工程と、(e)層間絶縁膜を形成する工程と、(f)第2配線層を形成する工程とを有することを特徴とする半導体素子の製造方法。
IPC (5件)：
H01L 21/3205
, H01L 21/28
, H01L 21/28 301
, H01L 21/304 321
, H01L 21/90
