特許
J-GLOBAL ID：200903084784926987
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-080006
公開番号（公開出願番号）：特開平10-275871
出願日： 1997年03月31日
公開日（公表日）： 1998年10月13日
要約：
【要約】【課題】 少なくとも、Pチャネル型MOSトランジスタと、Nチャネル型MOSトランジスタと、2層ポリシリコンセルフアライン型のバイポーラトランジスタと、低抗素子と、容量素子とを有する半導体装置の製造方法において、工程数を効率化して同一基板上に精度良くこれらの素子を配置することのできる半導体装置の製造方法を提供することにある。【解決手段】 MOSトランジスタと2層ポリシリコンセルフアライン型バイポーラトランジスタと抵抗素子及び容量素子からなる集積回路の製造方法を、MOS部のゲート電極と容量素子の下部電極部及び抵抗素子部を同時に形成する工程と、第1の絶縁膜を成長した後にレジストで容量部と抵抗部を各々部分的にマスクを行ってMOS部のサイドウオール形成する工程と、第2の絶縁膜を成長した後にバイポーラ部を形成する工程と、バイポーラトランジスタのベース電極と容量素子の上部電極を同時に形成する工程とを含む方法により製造する。
請求項（抜粋）：
MOSトランジスタと2層ポリシリコンセルフアライン型バイポーラトランジスタと抵抗素子及び容量素子からなる集積回路の製造方法において、MOS部のゲート電極と容量素子の下部電極部及び抵抗素子部を同時に形成する工程と、第1の絶縁膜を成長した後にレジストで容量部と抵抗部を各々部分的にマスクを行ってMOS部のサイドウオール形成する工程と、第2の絶縁膜を成長した後にバイポーラ部を形成する工程と、バイポーラトランジスタのベース電極と容量素子の上部電極を同時に形成する工程とを含む半導体装置の製造方法。
IPC (2件)：
H01L 21/8249
, H01L 27/06
