特許

J-GLOBAL ID：200903084829380085

半導体記憶装置

発明者： 小林 辰治
出願人/特許権者： 三菱電機株式会社 ,  三菱電機エンジニアリング株式会社
代理人 (1件)： 宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-115598
公開番号（公開出願番号）：特開平10-308100
出願日： 1997年05月06日
公開日（公表日）： 1998年11月17日
要約：

【要約】【課題】 マージン不足による不良検出のテスト時間を短縮化し、各種のマージン不足による不良を個別に検出できるようにする。【解決手段】 1個のセンスアンプに第1及び第2ビット線対を接続できるシェアドセンスアンプ方式DRAMにおいて、テストモード時に、第1および第2ビット線対の接続を次のように制御する。メモリセルからデータを読み出す過程において、ワード線WL0が選択される前に、新たに追加したテスト用制御信号ZWLFを「H」から「L」に変化させることにより、第2ビット線対の接続を制御する信号S1Uを「H」として、通常動作では使用されない第2ビット線対をもセンスアンプに接続する。これによりビット線容量を通常動作の2倍とした状態でワード線WL0を選択して所定セルからデータを読み出す。このようにすれば、セル容量マージン不足の場合には正しくデータが読み出せないようになる。

請求項（抜粋）：

複数のダイナミックRAMセルに接続された複数のビット線対が、該ビット線対ごとに設けられたスイッチ手段を介して共通のセンスアンプに接続され、複数の前記RAMセルのうちアクセスすべきRAMセルに接続されたワード線を選択するとともに該RAMセルに接続されたビット線対のスイッチ手段を閉じることにより、該RAMセルに対しデータの読み出しまたは書き込みを行うシェアドセンスアンプ方式の半導体記憶装置において、マージン不足による不良を検出するためのテストの際に、所定のRAMセルからデータを読み出すために、該RAMセルに接続されたビット線対のスイッチ手段を閉じた後、該RAMセルに接続されたワード線が選択される前に、前記センスアンプに接続される複数の前記ビット線対のうち該RAMセルに接続されたビット線対以外のビット線対のスイッチ手段を閉じるテスト用ビット線接続制御手段を備えることを特徴とする半導体記憶装置。

IPC (3件)：

G11C 29/00 671 ,  G01R 31/28 ,  G11C 11/401

FI (3件)：

G11C 29/00 671 M ,  G01R 31/28 B ,  G11C 11/34 371 A