特許
J-GLOBAL ID：200903084855813810
集積回路用パタンレイアウト生成方法、集積回路用パタンレイアウト生成装置及び回路パタン形成方法
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-232762
公開番号（公開出願番号）：特開平10-079332
出願日： 1996年09月03日
公開日（公表日）： 1998年03月24日
要約：
【要約】【課題】 製造プロセスを決定する以前に近接効果が評価されたセルライブラリーを作成することができ、該セルライブラリーの1つのセルを汎用的な製造プロセス条件における汎用的な半導体集積回路に利用できるようにする。【解決手段】 近接効果影響量評価部12は仮想的なプロセス条件における近接効果の影響量を評価し、近接効果影響量変換部16は実際のプロセス条件における近接効果の影響量を評価し、仮想的なプロセス条件の近接効果の影響量と実際のプロセス条件の近接効果の影響量との相関関係を求めた後に、該相関関係に基づいて実際のプロセス条件に適合するように仮想近接効果情報を変換する。パタン寸法補正部17は実際のプロセス条件に適合するように変換された実近接効果情報を設計データに反映させてパタンの寸法を補正する。セルライブラリー配置部18は補正済みの回路パタンのレイアウトを生成する。
請求項（抜粋）：
集積回路の構成要素であるセルにおける、回路素子が配置されてなる回路パタンのレイアウトを生成する集積回路用パタンレイアウト生成方法であって、回路パタンの生成工程に仮想的なプロセス条件を設定し、該仮想的なプロセス条件における前記回路パタンの近接効果である仮想近接効果の影響量を評価する仮想近接効果評価工程と、実際のプロセス条件を適用したときの前記回路パタンの近接効果である実近接効果の影響量を評価する実近接効果評価工程と、前記仮想近接効果の影響量と前記実近接効果の影響量との相関関係を求める相関関係作成工程と、前記相関関係に基づいて前記回路パタンのパタン寸法を補正して回路パタンのレイアウトを生成するパタン寸法補正工程とを備えていることを特徴とする集積回路用パタンレイアウト生成方法。
FI (2件)：
H01L 21/30 502 Z
, H01L 21/30 502 W
