特許
J-GLOBAL ID：200903084861198302
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-255634
公開番号（公開出願番号）：特開平6-084848
出願日： 1992年08月31日
公開日（公表日）： 1994年03月25日
要約：
【要約】【目的】 配線材料層上で絶縁膜をドライエッチングしてビアホールを形成する際に、配線材料層に由来して生成するスパッタ再付着物層の除去を容易に行う。【構成】 Al-1%Si層1上にTiON反射防止膜2を介して形成されたSiO2 層間絶縁膜3を、TiON反射防止膜2が露出する直前までエッチングし、形成されたビアホール5の側壁面上にS(イオウ)からなるスペーサ層8または窒化イオウ系化合物からなるスペーサ層9を形成した後、エッチングを再開する。Al-1%Si層1の露出に伴って形成されるスパッタ再付着物層7は、スペーサ層8,9の上に形成される。スペーサ層8,9をウェハ加熱により昇華除去または分解除去すれば、スパッタ再付着物層7はビアホール5の側壁面から浮いた状態となり、物理的作用により容易に除去できるようになる。
請求項（抜粋）：
ウェハ上の配線材料層の上に積層された絶縁膜をエッチング・マスクを介して選択的にエッチングすることにより接続孔を形成する半導体装置の製造方法において、前記絶縁膜を前記配線材料が露出する直前までドライエッチングして接続孔を途中まで形成する第1の工程と、前記接続孔の側壁面上に気相中から堆積性物質を堆積させてスペーサ層を形成する第2の工程と、前記絶縁膜の残余部をエッチングして前記接続孔を完成する第3の工程と、前記第3の工程において前記スペーサ層上に形成されたスパッタ再付着物層を除去する第4の工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/302
, H01L 21/027
