特許
J-GLOBAL ID：200903084906207677
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平3-267437
公開番号（公開出願番号）：特開平5-109287
出願日： 1991年10月16日
公開日（公表日）： 1993年04月30日
要約：
【要約】【目的】 擬似2交点メモリセル構造の半導体記憶装置におけるビット線クロス構造を簡略な構造にて形成する。【構成】 DRAMの第1のビット線ペアを構成する1対のビット線BL11,BL12の一方のビット線BL12が、これに隣接する第2のビット線ペアを構成する1対のビット線BL21,BL22間に配設され、更に、前記第2のビット線ペアを構成する1対のビット線BL21,BL22が、前記ビット線BL12と結線されることなく、互いに立体的に交差されている。前記第2のビット線ペアを構成する1対のビット線BL21,BL22及びこれらの間に配設されたビット線BL12の計3本のビット線は、ビット線クロス領域内で3つの異なる配線層BL,YS,PDに形成され、この領域内で互いに立体的に交差される。
請求項（抜粋）：
第1のビット線ペアを構成する1対のビット線の一方が、隣接して設けられた第2のビット線ペアを構成する1対のビット線間に配設されるビット線レイアウトパターンを有する半導体記憶装置において、前記第2のビット線ペアを構成する1対のビット線が、当該1対のビット線間に配設された第1のビット線ペアの一方のビット線と結線されることなく互いに立体的に交差されてなることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/413
, H01L 27/108
G11C 11/34 302 B
, H01L 27/10 325 V
