特許

J-GLOBAL ID：200903084920734671

半導体集積回路装置の製造方法および半導体集積回路装置

発明者： 朝倉 久雄
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-300815
公開番号（公開出願番号）：特開平10-229134
出願日： 1997年10月31日
公開日（公表日）： 1998年08月25日
要約：

【要約】【課題】 nチャネル形のMISトランジスタおよびpチャネル形のMISトランジスタを同一半導体基板上に設ける構造を有する半導体集積回路装置の製造工程を低減する。【解決手段】 同一のフォトレジストをマスクとして半導体基板1にnチャネル形のMOS・FET3nのソース・ドレイン領域、短チャネル効果抑制用のn-形半導体領域4nおよびnウエル給電領域10nの形成用の不純物イオンを注入する工程と、同一のフォトレジストをマスクとして半導体基板1にpチャネル形のMOS・FET3pのソース・ドレイン領域、短チャネル効果抑制用のp- 形半導体領域4pおよびpウエル給電領域10pの形成用の不純物イオンを注入する工程とを設けた。

請求項（抜粋）：

半導体基板上にnチャネル形のMISトランジスタおよびpチャネル形のMISトランジスタを形成してなる半導体集積回路装置の製造方法であって、(a)前記半導体基板にpウエルおよびnウエルを形成する工程と、(b)前記半導体基板上に、pチャネル形のMISトランジスタ形成領域およびpウエル給電領域を被覆し、かつ、nチャネル形のMISトランジスタ形成領域およびnウエル給電領域を露出させる第1マスクを形成する工程と、(c)前記第1マスクから露出した領域の半導体基板にp- 形半導体領域を形成するためのp形不純物を半導体基板の主面に対して斜め方向から導入する工程と、(d)前記第1マスクから露出した領域の半導体基板にn+ 形半導体領域を形成するためのn形不純物を導入する工程と、(e)前記半導体基板上に、nチャネル形のMISトランジスタ形成領域およびnウエル給電領域を被覆し、かつ、pチャネル形のMISトランジスタ形成領域およびpウエル給電領域を露出させる第2マスクを形成する工程と、(f)前記第2マスクから露出した領域の半導体基板にn- 形半導体領域を形成するためのn形不純物を半導体基板の主面に対して斜め方向から導入する工程と、(g)前記第2マスクから露出した領域の半導体基板にp+ 形半導体領域を形成するためのp形不純物を導入する工程とを有することを特徴とする半導体集積回路装置の製造方法。

IPC (5件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/265 ,  H01L 29/78 ,  H01L 21/336

FI (4件)：

H01L 27/08 321 N ,  H01L 21/265 604 V ,  H01L 27/08 321 B ,  H01L 29/78 301 P