特許

J-GLOBAL ID：200903084934846260

DRAM制御回路

発明者： 鈴木 浩
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 高矢 諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-261142
公開番号（公開出願番号）：特開平6-111570
出願日： 1992年09月30日
公開日（公表日）： 1994年04月22日
要約：

【要約】【目的】 リフレッシュとメモリアクセスが重なった場合に、CPUにウェイトが入ってメモリアクセスが遅くなる確率を低下させる。【構成】 DRAM制御信号をバンク数だけ設け、DRAMに要求されるリフレッシュ間隔よりも早いメモリアクセスシーケンスで、アクセス対象になっていないバンクのリフレッシュを先に行う。

請求項（抜粋）：

複数のバンクから構成されるDRAMメモリシステムへのCPUからのデータの書込み、CPUへのデータの読み出し、及び、該メモリシステムの周期的なリフレッシュを制御するDRAM制御回路において、DRAM制御信号をバンク数だけ設け、DRAMに要求されるリフレッシュ間隔よりも早いメモリアクセスシーケンスで、アクセス対象になっていないバンクのリフレッシュを先に行うことにより、リフレッシュとメモリアクセスが重なった場合に、CPUにウェイトが入ってメモリアクセスが遅くなる確率を低下させたことを特徴とするDRAM制御回路。