特許

J-GLOBAL ID：200903084947357047

半導体装置

発明者： 中邑 良一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 高橋 勇
公報種別：公開公報
出願番号（国際出願番号）：特願平11-339577
公開番号（公開出願番号）：特開2001-156290
出願日： 1999年11月30日
公開日（公表日）： 2001年06月08日
要約：

【要約】【課題】 素子分離領域と素子形成領域との上に跨って設けられたポリシリコンゲート電極を備えた半導体装置において、Hump特性を解消する。【解決手段】 半導体装置10は、Pウェル12上の一部にゲート酸化膜14が形成された素子形成領域16と、素子形成領域16に隣接するSTI18と、STI18とゲート酸化膜14との上に跨って設けられたポリシリコンゲート電極20とを備えている。そして、ゲート酸化膜14上のポリシリコンゲート電極20の導電形式は、STI18近傍すなわち端部20aがP型であり、端部20a以外の中央部20bがN型である。端部20aにおいて、Pウェル12との仕事関数差を中央部20bに比べて小さくできるので、しきい値VTを高くできる。

請求項（抜粋）：

半導体層上の一部にゲート酸化膜が形成された素子形成領域と、この素子形成領域に隣接するとともに絶縁膜からなる素子分離領域と、この素子分離領域と前記ゲート酸化膜との上に跨って設けられたポリシリコンゲート電極とを備えた半導体装置において、前記ゲート酸化膜下の前記半導体層は第一の導電形式であり、前記ゲート酸化膜上の前記ポリシリコンゲート電極は、前記素子分離領域近傍すなわち端部が前記第一の導電形式であり、当該端部以外の中央部が第二の導電形式であり、前記第一の導電形式と前記第二の導電形式とは互いに反対の導電形式である、ことを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 21/76

FI (2件)：

H01L 29/78 301 G ,  H01L 21/76 N

Fターム (22件)：

5F032AA13 ,  5F032AA35 ,  5F032AA44 ,  5F032CA17 ,  5F032DA04 ,  5F032DA22 ,  5F040DA00 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC05 ,  5F040EC07 ,  5F040EC13 ,  5F040EF02 ,  5F040EF11 ,  5F040EK01 ,  5F040EK05 ,  5F040FA17 ,  5F040FA19 ,  5F040FB02 ,  5F040FB04 ,  5F040FC10

引用特許：

審査官引用 (2件)

• 特開昭59-134878
  
• 特開昭59-134878