特許
J-GLOBAL ID：200903084982039821
データキヤツシユ制御方式
発明者：
出願人/特許権者：
代理人 (1件)：
菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平3-193510
公開番号（公開出願番号）：特開平5-012120
出願日： 1991年07月08日
公開日（公表日）： 1993年01月22日
要約：
【要約】【目的】 キャッシュメモリの更新による、プロセサの停止時間を短縮する。【構成】 加算手段24とアドレスレジスタ22の内容を照合し、プロセサ1の要求データの読み込みが行なわれる時点で共通制御手段21に通知するキャッシュ更新アドレス監視手段23を有しており、データキャッシュのアクセスミスによりキャッシュの更新を行なう場合、プロセサが必要とするデータを読み込んだ時点でプロセサの処理継続を許可し、残りの部分をバッファに保持して、キャッシュバスの空き時間に更新を行なうことにより、プロセサの停止時間を短縮する。
請求項（抜粋）：
記憶装置から供給される命令及びデータによって処理を行なうプロセサと、複数の記憶単位を一つの更新単位とし、このプロセサにデータを高速に供給するための通常のキャッシュメモリと、上記プロセサ及びキャッシュメモリに対して供給するデータを格納する記憶装置と、上記プロセサ及びキャッシュメモリ並びに記憶装置に接続され、プロセサからのデータ要求のアドレスを保持するアドレスレジスタと、キャッシュメモリの内容更新のために、記憶装置に対してアドレスを出力する手段と、記憶装置から読み込んだデータをキャッシュメモリの該当番地に書き込むためにアドレスを加算する手段と、このアドレス加算手段に接続され、加算されたアドレスと、アドレスレジスタ内のアドレスを比較監視する手段と、上記のアドレス加算手段及び上述したアドレスレジスタに接続され、両手段から出力されるアドレスの一方を選択する手段と、記憶装置から読みだされたデータを一時保持する読み込みデータの緩衝手段と、プロセサから書き出されたデータを一時保持し、記憶装置とプロセサの速度差を吸収するための書き込みデータの緩衝手段と、上記各手段に対して、必要となるタイミング信号を供給し、プロセサに対して、キャッシュの更新のための停止要求信号を出力し、また、プロセサからのデータ要求信号を受けることにより、キャッシュの更新動作を中断させる機能を有する共通制御手段とを有し、キャッシュ更新時に、プロセサが要求したデータを読み込んだ時点から、プロセサの処理続行を許可し、プロセサのデータ要求のない時間を利用し、残りのキャッシュを更新することを特徴とするデータキャッシュ制御方式。
IPC (2件)：
G06F 12/08 310
, G06F 12/08
