特許

J-GLOBAL ID：200903085093048408

二重制御ゲートを有するSOI上の半導体ランダム・アクセス・メモリ・セル

発明者： アレクサンドル・アコヴィッツ ,  ベン・ソン・ウー
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-075618
公開番号（公開出願番号）：特開平7-302887
出願日： 1995年03月31日
公開日（公表日）： 1995年11月14日
要約：

【要約】【目的】 二重制御ゲートを有する改良された不揮発ランダム・アクセス・メモリを提供する。【構成】 SOI基板上に製造され、浮遊ゲートの上に配置される第1ワード線制御ゲートに加えて、セルの導電チャネルの下に埋められた第2制御ゲートを含み、第2制御ゲートの電圧を変更することによって浮遊チャネルの電位が変調され、これによって、アレイの特定のセルを選択でき、隣接セルを妨害せずに浮遊ゲートとチャネルを介するFNトンネリングによってプログラムまたは消去できる、メモリ・セル・アレイ用のスタックド・ゲート・メモリ・セルを開示する。浮遊ゲートに記憶された情報を読み取っている間に、第2制御ゲートを使用して、妨害を防ぐことができる。第2制御ゲートは、ビット線と平行であり、第1ワード線制御ゲートと垂直である。浮遊ゲートとセルは、第1制御ゲートと第2制御ゲートの交点に置かれる。したがって、第1制御ゲートと第2制御ゲートの電圧を変更することによって、FNトンネリングを介してセルをプログラムし、消去することができる。

請求項（抜粋）：

電気絶縁材料の第1層と、前記第1層の上に設けられた、能動デバイスの隣接するソース領域、チャネル領域およびドレイン領域を含む、半導体材料の層と、前記半導体材料の層の前記チャネル領域の上に設けられた浮遊ゲート要素と、前記浮遊ゲート要素の上に設けられた第1制御ゲート要素と、前記電気絶縁材料の第1層内に配置され、第2制御ゲート要素を提供するために前記チャネル領域の下に設けられた半導体領域と、を含む、メモリ・アレイ用の二重制御ゲート・ランダム・アクセス・メモリ・セル。

IPC (5件)：

H01L 27/105 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 29/786

FI (4件)：

H01L 27/10 441 ,  H01L 29/78 371 ,  H01L 29/78 612 B ,  H01L 29/78 617 N