特許
J-GLOBAL ID：200903085105865440
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
朝日奈 宗太 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-336211
公開番号（公開出願番号）：特開平6-188429
出願日： 1992年12月16日
公開日（公表日）： 1994年07月08日
要約：
【要約】【目的】 フローティングゲートを有するメモリトランジスタのドレインの高耐圧化を達成し、FN電流を用いて書込み、消去操作が可能な半導体記憶装置を提供する。【構成】 半導体基板に設けられたドレイン領域、ソース領域および該ドレイン領域とソース領域で挟まれたチャネル領域と、該チャネル領域上で前記半導体基板表面にトンネル絶縁膜を介して順次設けられたフローティングゲート、層間絶縁膜およびコントロールゲートとからなるメモリセルがマトリックス状に配列されてなる半導体記憶装置であって各メモリセルのドレイン領域4が高濃度領域4aとその周囲を囲む低濃度領域4bの二重拡散層により形成されている。
請求項（抜粋）：
(a)半導体基板に設けられた(イ)ドレイン領域、(ロ)ソース領域および(ハ)該ドレイン領域とソース領域で挟まれたチャネル領域と、(b)該チャネル領域上で前記半導体基板表面に順次設けられた(ニ)トンネル絶縁膜、(ホ)フローティングゲート、(ヘ)層間絶縁膜および(ト)コントロールゲートとからなるメモリセルがマトリックス状に配列されてなる半導体記憶装置であって、前記各メモリセルのドレイン領域が高濃度領域とその外周に設けられた低濃度領域の二重拡散層からなり、前記ドレイン領域の高濃度領域の端部が前記各メモリセルのフローティングゲートの下方に位置するように形成されてなる半導体記憶装置。
IPC (5件)：
H01L 29/788
, H01L 29/792
, G11C 16/02
, G11C 16/04
, H01L 27/115
H01L 29/78 371
, G11C 17/00 307 D
, H01L 27/10 434
