特許
J-GLOBAL ID：200903085113504103
半導体メモリ用セルアレイ構成
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-159315
公開番号（公開出願番号）：特開平5-012884
出願日： 1991年07月01日
公開日（公表日）： 1993年01月22日
要約：
【要約】【目的】 主デコーダから最も遠い点の動作を高速にすることでシステム全体の動作速度を向上させ、かつ副デコーダの分の面積を減らすこと。【構成】 主デコーダAと主デコーダAの出力線である複数の主信号線Bと、主信号線Bを入力とする複数の副デコーダと、副デコーダの出力線である複数の副信号線Cとから構成される半導体メモリセルにおいて、一つの負荷回路Eを主デコーダAに近い方と遠い方で半分ずつに分け、近い方をn等分し、遠い方を2n等分する。副デコーダ同士の間隔は副デコーダ1〜nでは、n+1〜3nの2倍になる。こうすると全体として副デコーダの数を少なくできる。
請求項（抜粋）：
主デコーダと該主デコーダの出力線である複数の主信号線と、該主信号線を入力とする複数の副デコーダと該副デコーダの出力線である複数の副信号線を有する半導体メモリセルにおいて、前記複数の副デコーダ同士の間隔が、前記主デコーダに近い方では主デコーダから遠い方よりも広くし、全体として副デコーダの数が少なくなるように形成したことを特徴とする半導体メモリ用セルアレイ構成。
IPC (2件)：
FI (2件)：
G11C 11/34 302 Z
, G11C 11/34 345
審査官引用 (2件)
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特開昭62-183095
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特開昭60-206164
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