特許

J-GLOBAL ID：200903085157221460

半導体集積回路装置

発明者： 千ヶ崎 英夫
出願人/特許権者： 株式会社日立製作所 ,  日立デバイスエンジニアリング株式会社
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平9-182134
公開番号（公開出願番号）：特開平11-031398
出願日： 1997年07月08日
公開日（公表日）： 1999年02月02日
要約：

【要約】【課題】 素子自体の短絡あるいは開放状態が任意に設定可能である導通状態選択素子を、任意の位置に配置できる半導体集積回路装置を提供する。【解決手段】 素子自体の短絡あるいは開放状態が任意に設定可能な導通状態選択素子(16)と、複数の導通状態選択素子の短絡あるいは開放状態を表す状態情報が格納される第1のシフトレジスタ回路(41)と、シリアル転送動作により第1のシフトレジスタ回路に格納された複数の導通状態選択素子の状態情報が格納される第2のシフトレジスタ(51)と、第2のシフトレジスタ回路に格納された複数の導通状態選択素子の状態情報に基づき回路機能あるいは回路動作を変更する回路動作変更手段(50)と、第1のシフトレジスタ回路と第2のシフトレジスタ回路との間のシリアル転送動作を制御する制御手段(49)とを備え、複数の導通状態素子の形成領域と、それ以外の回路素子の形成領域とを分離する。

請求項（抜粋）：

素子自体の短絡あるいは開放状態が任意に設定可能である導通状態選択素子を複数有し、当該複数の導通状態選択素子の短絡あるいは開放状態に基づいて回路機能あるいは回路動作が変更される回路部を具備する半導体集積回路装置において、前記複数の導通状態選択素子の短絡あるいは開放状態を表す状態情報が、それぞれ格納される複数のフリップフロップで構成される第1のシフトレジスタ回路と、シリアル転送動作により、前記第1のシフトレジスタ回路に格納された前記複数の導通状態選択素子の状態情報が、それぞれ格納される複数のフリップフロップで構成される第2のシフトレジスタと、前記第2のシフトレジスタ回路に格納された前記複数の導通状態選択素子の状態情報に基づき回路機能あるいは回路動作を変更する回路動作変更手段と、前記第1のシフトレジスタ回路と第2のシフトレジスタ回路との間のシリアル転送動作を制御する制御手段とを備え、前記複数の導通状態選択素子の形成領域と、前記複数の導通状態選択素子以外の回路素子の形成領域とを分離することを特徴とする半導体集積回路装置。

IPC (2件)：

G11C 29/00 603 ,  G11C 11/401

FI (2件)：

G11C 29/00 603 H ,  G11C 11/34 371 D