特許
J-GLOBAL ID：200903085180642782
擬似乱数発生装置
発明者：
出願人/特許権者：
代理人 (1件)：
松浦 兼行
公報種別：公開公報
出願番号（国際出願番号）：特願平5-274935
公開番号（公開出願番号）：特開平7-104976
出願日： 1993年10月06日
公開日（公表日）： 1995年04月21日
要約：
【要約】【目的】 本発明は暗号通信装置などで擬似乱数を発生するために用いられる擬似乱数発生装置に関し、コリレーションアタックによって初期状態を推定することが困難な擬似乱数発生装置を提供することを目的とする。【構成】 複数の線形フィードバックシフトレジスタ111〜11nは互いに同一のクロックが入力されることにより同期して動作する。非線形関数回路12は複数の線形フィードバックシフトレジスタ111〜11nの出力ビット列をそれぞれ非線形関数で結合する。シフトレジスタ13は前記クロックの入力毎に記憶内容を1ビット右へシフトすると共に、非線形関数回路12の出力1ビットを左端のビットに記憶する。加算器14はシフトレジスタ13の記憶ビットのうち予め定められた一部又は全部の記憶ビットと非線形関数回路12の出力ビット列とを加算して擬似乱数を出力する。
請求項（抜粋）：
互いに同一のクロックが入力されることにより同期して動作する複数の線形フィードバックシフトレジスタと、該複数の線形フィードバックシフトレジスタの出力ビット列をそれぞれ非線形関数で結合する非線形関数回路と、前記クロックの入力毎に記憶内容を1ビット右へシフトすると共に、該非線形関数回路の出力1ビットを左端のビットに記憶するシフトレジスタと、該複数の線形フィードバックシフトレジスタと該シフトレジスタにそれぞれ初期値を設定する設定手段と、該シフトレジスタの記憶ビットのうち予め定められた一部又は全部の記憶ビットと該非線形関数回路の出力ビット列とを加算する加算器とを有し、前記クロックに同期して前記加算器より擬似乱数を出力することを特徴とする擬似乱数発生装置。
IPC (3件)：
G06F 7/58
, G09C 1/00
, H03K 3/84
