特許
J-GLOBAL ID：200903085186824629
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-190031
公開番号（公開出願番号）：特開平9-045853
出願日： 1995年07月26日
公開日（公表日）： 1997年02月14日
要約：
【要約】【目的】 保護素子の積み重ね(スタック化)を行うことにより、保護素子全体の面積の縮小化を図ることができる半導体装置を提供する。【構成】入出力回路に保護用素子を具備する半導体装置において、P型Si基板11上に形成されるN型ウェル12と、このN型ウェル12内に形成されるP型ウェル13と、このP型ウェル13内に形成される第1及び第2の保護用N型MOSFET14,15と、第1及び第2の保護用N型MOSFETのドレイン14c,15cとなるN+ 拡散層が接続される入出力端子16と、前記第1及び第2の保護用N型MOSFETのドレイン14c,15cとなるN+ 拡散層/前記P型ウェル13/前記N型ウェル12からなる保護用NPN型バイポーラトランジスタ17とを有し、前記第1の保護用N型MOSFETのソース14bとなるN+ 拡散層をグランド電位Vssに接続し、かつ前記第2の保護用N型MOSFETのソース15bとなるN+ 拡散層を電源電圧電位Vccに接続し、前記P型ウェル13をグランド電位Vssに、N型ウェル12を電源電圧電位Vccに接続する。
請求項（抜粋）：
入出力回路に保護用素子を具備する半導体装置において、(a)P型半導体基板上に形成されるN型ウェルと、(b)該N型ウェル内に形成されるP型ウェルと、(c)該P型ウェル内に形成される第1及び第2の保護用N型MOSFETと、(d)該第1及び第2の保護用N型MOSFETのドレインとなるN+ 拡散層が接続される入出力端子と、(e)前記第1及び第2の保護用N型MOSFETのドレインとなるN+ 拡散層/前記P型ウェル/前記N型ウェルから構成される保護用NPN型バイポーラトランジスタとを有し、(f)前記第1の保護用N型MOSFETのソースとなるN+ 拡散層をグランド電位Vssに接続し、かつ、前記第2の保護用N型MOSFETのソースとなるN+ 拡散層を電源電圧電位Vccに接続し、前記P型ウェルをグランド電位Vssに、N型ウェルを電源電圧電位Vccに接続するようにしたことを特徴とする半導体装置。
IPC (2件)：
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