半導体集積回路

発明者：
出願人/特許権者：
代理人 (1件)：須山佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平7-310593
公開番号（公開出願番号）：特開平9-153802
出願日： 1995年11月29日
公開日（公表日）： 1997年06月10日
要約：

【要約】【課題】デジタルアナログ混載ICにおいて、デジタル回路で発生するパルスノイズの影響がアナログ回路のサンプリング処理に及ばないようにする。【解決手段】デジタル回路11のサンプルタイミング発生部12で生成したタイミング信号を遅延させてアナログ回路13のサンプリング信号SP1〜SP3とする。デジタル回路11は共通のマスタークロックCKで動作させる。サンプリングパルスSP1〜SP3は同じ遅延時間τを持つ遅延部D1〜D3を介して、アナログ回路13のサンプリング処理部14へサンプリングパルスとして供給する。これにより、デジタル回路11ではマスタークロックCKの反転タイミングで、電源ラインVDD,VSSに発生するノイズパルスに対し、パルスS1〜S3の動作タイミングは、これより遅延回路D1〜D3の遅延時間τ分だけ、ずれているため、パルスノイズの影響を受けることなくサンプリング処理できる。

請求項（抜粋）：

アナログ回路とデジタル回路が同半導体チップ上に混在し、アナログ回路には少なくとも信号のサンプリング処理部を含み、そのサンプリング時間を決めるタイミング信号は、デジタル回路において他のデジタル回路と共通のマスタークロックを使って生成する半導体集積回路において、前記タイミング信号の反転タイミングが、前記マスタークロックの立ち上がりまたは立ち下がりに対し、前記デジタル回路のゲート1段あたりの遅延時間より十分大きな一定時間以上の時間差を持つようにして前記アナログ回路に供給することを特徴とする半導体集積回路。

IPC (5件)：

H03M 1/08 , G06J 3/00 , H03K 19/0175 , H03K 19/003 , H03K 19/0948

FI (5件)：

H03M 1/08 B , G06J 3/00 , H03K 19/003 B , H03K 19/00 101 N , H03K 19/094 B

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