特許
J-GLOBAL ID：200903085210708805
半導体装置とその試験方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平3-152391
公開番号（公開出願番号）：特開平5-180901
出願日： 1991年05月28日
公開日（公表日）： 1993年07月23日
要約：
【要約】【目的】 半導体装置のピン位置に依存しないで試験用信号を印加でき,しかも,簡単な装置構成および簡単な動作で試験が可能な半導体装置およびその試験方法を提供する。【構成】 本発明を適用した半導体装置,たとえば,フィールド・メモリの試験用信号を印加するピン位置VDD,TBIN,VSS,PSWCK,PPORは,36ピンDIP型でも70ピンDIP型でも同じピン位置になっている。また,フィールド・メモリ内に試験用信号と通常動作用信号とを切り換える回路3,5,6,7,および,試験用データを発生させる回路4をフィールド・メモリ内に組み込んでおく。試験モードを示すバーインテスト信号BINを印加し,試験用データ発生用および試験用制御信号を印加することにより,試験用データがフィールド・メモリ内部で自動的に発生され,試験用信号に基づいてメモリセルに試験用データが記憶され,さらに評価のために読み出される。バーインテストモードにおいて,電源電圧VDDは通常の動作電圧よりも高い電圧が印加される。
請求項（抜粋）：
電源端子,クロック印加端子および試験モード印加端子を半導体装置共通の端子位置に配設し,上記半導体装置内に上記端子から印加される信号に基づいて内部回路試験用信号を発生する試験信号発生回路を備え,上記端子から印加される信号に基づいて上記信号発生回路から試験用信号を発生させ該試験用信号に基づいて上記半導体装置内部の回路を試験するように構成した半導体装置。
IPC (3件)：
G01R 31/28
, G11C 29/00 303
, H01L 21/66
