特許

J-GLOBAL ID：200903085231621513

半導体装置および半導体装置の製造方法

発明者： 宮下 一幸
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 稲葉 良幸 ,  田中 克郎 ,  大賀 眞司
公報種別：公開公報
出願番号（国際出願番号）：特願2005-296835
公開番号（公開出願番号）：特開2007-109733
出願日： 2005年10月11日
公開日（公表日）： 2007年04月26日
要約：

【課題】正スタガ構造において、ソース・ドレイン電極上の半導体膜もしくはゲート絶縁膜のステップカバレッジを向上させ、また、これらの膜の薄膜化を図り、半導体装置の特性を向上させる技術を提供する。【解決手段】ガラス基板10の上部に、ソース・ドレイン電極12a、12bをレジスト膜14a、14bをマスクにエッチングすることにより形成した後、例えば絶縁性の液体材料を塗布し、ソース・ドレイン電極12a、12b間を絶縁膜15aで埋め込み、平坦化を図った後、その上部に半導体膜16a、ゲート絶縁膜17およびゲート電極18(G)を形成する。【選択図】図1

請求項（抜粋）：

(a)基板と、 (b)前記基板上に離間して配置されるソース電極およびドレイン電極と、 (c)前記基板、前記ソース電極および前記ドレイン電極によって形成される凹部を埋設して前記ソース電極および前記ドレイン電極相互間を平坦化する埋め込み絶縁膜と、 (d)前記ソース電極、前記埋め込み絶縁層および前記ドレイン電極上に形成される半導体膜と、 (e)前記半導体膜上に形成されるゲート絶縁膜と、 (f)前記埋め込み絶縁膜を覆うように前記ゲート絶縁膜上に形成されるゲート電極と、 を有することを特徴とする半導体装置。

IPC (4件)：

H01L 21/336 ,  H01L 29/786 ,  H01L 21/283 ,  H01L 21/288

FI (3件)：

H01L29/78 627A ,  H01L21/283 B ,  H01L21/288 Z

Fターム (63件)：

4M104AA01 ,  4M104AA08 ,  4M104AA09 ,  4M104AA10 ,  4M104BB04 ,  4M104BB14 ,  4M104BB16 ,  4M104BB17 ,  4M104BB36 ,  4M104CC01 ,  4M104DD37 ,  4M104DD51 ,  4M104EE09 ,  4M104EE16 ,  4M104FF02 ,  4M104GG09 ,  4M104HH12 ,  4M104HH13 ,  5F110AA03 ,  5F110AA07 ,  5F110AA08 ,  5F110AA28 ,  5F110BB01 ,  5F110CC05 ,  5F110CC06 ,  5F110DD02 ,  5F110DD13 ,  5F110EE04 ,  5F110EE11 ,  5F110EE42 ,  5F110EE44 ,  5F110EE45 ,  5F110FF02 ,  5F110FF30 ,  5F110GG02 ,  5F110GG13 ,  5F110GG15 ,  5F110GG25 ,  5F110GG44 ,  5F110GG57 ,  5F110HJ13 ,  5F110HK02 ,  5F110HK04 ,  5F110HK07 ,  5F110HK09 ,  5F110HK21 ,  5F110HK25 ,  5F110HK32 ,  5F110HK33 ,  5F110HK34 ,  5F110HK42 ,  5F110HM03 ,  5F110NN02 ,  5F110NN05 ,  5F110NN23 ,  5F110NN33 ,  5F110NN34 ,  5F110NN35 ,  5F110NN36 ,  5F110PP01 ,  5F110PP03 ,  5F110QQ11 ,  5F110QQ19

引用特許：

出願人引用 (3件)

• トップゲート型薄膜トランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願平7-157703   出願人：ホシデン株式会社
• 液晶表示装置およびその製造方法
  公報種別：公開公報   出願番号：特願平9-116491   出願人：日本電気株式会社
• 液晶表示素子
  公報種別：公開公報   出願番号：特願平8-156971   出願人：ホシデン・フィリップス・ディスプレイ株式会社