特許
J-GLOBAL ID：200903085247481754
マルチプロセッサシステム及びキャッシュメモリにおけるデータの一貫性維持方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-296420
公開番号（公開出願番号）：特開平8-153041
出願日： 1994年11月30日
公開日（公表日）： 1996年06月11日
要約：
【要約】【目的】書き込み時におけるデータ一貫性維持のための処理に伴うプロセッシングエレメントの負担を低減し、処理能力の向上を図る。【構成】プロセッシングエレメント1100〜1103と、メモリエレメント1200〜1202と、結合部1301とを具備するマルチプロセッサシステムにおいて、メモリエレメント1200〜1202のそれぞれは、他のメモリエレメント中のデータメモリに対応するディレクトリを自ディレクトリメモリに格納すると共に、自データメモリに対応するディレクトリが他のメモリエレメント中のディレクトリメモリに格納されるもので、プロセッシングエレメントによる制御情報が、特定のメモリエレメントと同メモリエレメントに対応するディレクトリを有する他のメモリエレメントに同報され、データの無効化が必要な場合に、他のメモリエレメントから、プロセッシングエレメントに対して無効化処理を要求する。
請求項（抜粋）：
キャッシュメモリを有する複数のプロセッシングエレメントと、複数のブロックに分割され、前記ブロック毎にデータを保持するためのデータメモリ、及び前記データメモリのブロックに格納されるデータの複製をキャッシュメモリに保持している全てのプロセッシングエレメントを識別するための複製情報を保持するディレクトリメモリを有し、前記複数のプロセッシングエレメントに共有される複数のメモリエレメントと、前記プロセッシングエレメントと前記メモリエレメントとの間に、同時に複数の転送経路を提供する結合手段と、を具備するマルチプロセッサシステムにおいて、前記メモリエレメントは、他のメモリエレメント中のデータメモリに対応する前記複製情報を自ディレクトリメモリに格納すると共に、自データメモリに対応する前記複製情報が他のメモリエレメント中のディレクトリメモリに格納されるもので、前記結合手段は、プロセッシングエレメントによる処理の対象とする特定のメモリエレメントに対する制御情報を、前記特定のメモリエレメントと、同メモリエレメント中のデータメモリに対応する複製情報を格納するディレクトリメモリを有する他のメモリエレメントとに同報するように転送経路を提供するもので、前記制御情報に応じて前記プロセッシングエレメント中のキャッシュメモリに格納されたデータの無効化が必要な場合に、前記特定のメモリエレメントと共に制御情報が同報された前記他のメモリエレメントから、対象とするプロセッシングエレメントに対して無効化処理を要求することを特徴とするマルチプロセッサシステム。
IPC (3件)：
G06F 12/08 310
, G06F 9/46 360
, G06F 15/163
