特許
J-GLOBAL ID：200903085302743879

半導体装置の製造方法

発明者：
今井 清隆

今井 清隆 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-029092
公開番号（公開出願番号）：特開2000-227652
出願日： 1999年02月05日
公開日（公表日）： 2000年08月15日
要約：
【要約】【課題】 間隔の狭いパターンであってもパターンの細りを生じない、位相シフトマスクを用いたパターン形成方法を提供する。【解決手段】 多結晶シリコン膜上にハードマスク形成用のシリコン酸化膜を形成し、該シリコン酸化膜上にフォトレジスト膜を形成する工程と、位相シフトマスクを用いて第1の露光および現像を行う工程と、形成されたレジストパターンをマスクとして前記シリコン酸化膜をエッチングする工程と、形成されたハードマスクを覆うようにフォトレジスト膜を形成する工程と、該ハードマスクの必要な部分のみを被覆するフォトレジストを露光・現像後に残すことができるパターンを有する第2のマスクを用いて第2の露光および現像を行う工程と、フォトレジストで被覆されていない不要なハードマスク部分をエッチング除去する工程と、残ったハードマスクパターンをマスクとして前記多結晶シリコン膜をエッチングする工程を行う。
請求項（抜粋）：
所定のパターンを形成するための被パターン形成膜上にハードマスク材料膜を形成し、該ハードマスク材料膜上にフォトレジスト膜を形成する工程と、位相シフタを有する第1のマスクを用いて第1の露光および現像を行う工程と、形成されたレジストパターンをマスクとして前記ハードマスク材料膜をエッチングする工程と、形成されたハードマスクパターンを覆うようにフォトレジスト膜を形成する工程と、該ハードマスクパターンの必要な部分のみを被覆するフォトレジスト部分を露光・現像後に残すことができるパターンを有する第2のマスクを用いて第2の露光および現像を行う工程と、該フォトレジスト部分で被覆されていない不要なハードマスク部分をエッチング除去する工程と、残ったハードマスクパターンをマスクとして前記被パターン形成膜をエッチングする工程を有することを特徴とする半導体装置の製造方法。
IPC (2件)：
G03F 1/08 ,  H01L 21/027
FI (3件)：
G03F 1/08 A ,  H01L 21/30 502 P ,  H01L 21/30 528
Fターム (9件)：
2H095BB03 ,  2H095BB06 ,  2H095BC05 ,  2H095BC08 ,  2H095BC27 ,  5F046AA11 ,  5F046AA25 ,  5F046BA03 ,  5F046BA08
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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