特許
J-GLOBAL ID：200903085333233372
バッファ回路
発明者：
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出願人/特許権者：
代理人 (1件)：
山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平5-178365
公開番号（公開出願番号）：特開平7-038408
出願日： 1993年07月19日
公開日（公表日）： 1995年02月07日
要約：
【要約】【構成】 PチャンネルMOSトランジスタQP1に並列接続されたPMOS選択回路4の複数のPチャンネルMOSトランジスタQP2〜QPnの各ゲートと、NチャンネルMOSトランジスタQN1に並列接続されたNMOS選択回路5の複数のNチャンネルMOSトランジスタQN2〜QNnの各ゲートにヒューズ部FP1〜FPn、FN1〜FNnを接続した。【効果】 適宜ヒューズ部FP1〜FPn、FN1〜FNnを切断して一部のPチャンネルMOSトランジスタQP2〜QPn又はNチャンネルMOSトランジスタQN2〜QNnを切り離すことにより、インバータの回路特性を最適化することができるようになる。
請求項（抜粋）：
入力信号を入力するための入力端子と、該入力信号を反転させて出力信号に変える反転手段と、該出力信号を出力するための出力端子とを有するバッファ回路であって、該反転手段は、複数のPMOSトランジスタ及び複数のNMOSトランジスタを有し、該複数のPMOSトランジスタのそれぞれのソースは電源に接続され、該複数のPMOSトランジスタのそれぞれのドレインは該出力端子接続され、該複数のPMOSトランジスタのそれぞれのゲートは該入力端子に接続され、該複数のNMOSトランジスタのそれぞれのソースは接地され、該複数のNMOSトランジスタのそれぞれのドレインは該出力端子に接続され、該複数のNMOSトランジスタのそれぞれのゲートは該入力端子に接続され、該複数のPMOSトランジスタのうちの少なくとも1つのPMOSトランジスタのゲートは選択的に切断可能なヒューズ手段を介して該入力端子に接続されており、該複数のNMOSトランジスタのうちの少なくとも1つのNMOSトランジスタのゲートは選択的に切断可能なヒューズ手段を介して該入力端子に接続されている、バッファ回路。
IPC (4件)：
H03K 19/0175
, H03K 17/12
, H03K 17/687
, H03K 19/0948
H03K 19/00 101 F
, H03K 17/687 F
, H03K 19/094 B
