解像度変換回路

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-324156
公開番号（公開出願番号）：特開平5-158464
出願日： 1991年12月09日
公開日（公表日）： 1993年06月25日
要約：

【要約】【目的】表示用メモリとは解像度が異なる表示器を用いた場合に必要となる解像度変換が、小規模なハードウェアにより高速に実行できるようにする。【構成】m1 ×n1 ドットの表示用メモリ1は、周波数f1 のクロック信号302に同期してX方向走査される。この走査で表示用メモリ1から読出された表示データは、クロック信号302によりレジスタ4にラッチされる。レジスタ4の出力は周波数がf2 (f2 /f1 =m2 /m1 )のクロック信号303によりレジスタ5にラッチされ、m2 ×n2 ドットの表示器2のX方向解像度に変換される。読出しアドレス生成回路31では小数部付きYアドレスが生成され、その整数部が読出しアドレス304中のYアドレス306として用いられる。小数部付きYアドレスは、X方向の1走査毎に増分n1 /n2 が加えられて更新され、表示用メモリ1のY方向解像度が表示器2のY方向解像度に変換される。

請求項（抜粋）：

周波数f1 の第1のクロック信号を読出しクロックとする解像度がm1 ×n1 ドットの表示用メモリと、解像度がm2 ×n2 ドットの表示画面を持ち、周波数f2 (但し、f2 /f1=m2 /m1 )の第2のクロック信号を表示クロックとする表示器と、前記表示用メモリからの表示データ読出しのために、前記第1のクロック信号に同期して更新される主走査方向アドレス、および主走査毎に小数部付きの増分n1 /n2 が加えられて更新される小数部付き副走査方向アドレスの整数部からなる読出しアドレスを生成する読出しアドレス生成回路と、この読出しアドレス生成回路により生成された読出しアドレスの指定に応じて前記表示用メモリから読出された表示データを前記第1のクロック信号によりラッチするための第1のレジスタと、この第1のレジスタの内容を前記第2のクロック信号によりラッチして前記表示器に出力するための第2のレジスタとを具備し、前記表示用メモリの内容を前記表示器の解像度に変換することを特徴とする解像度変換回路。

IPC (5件)：

G09G 5/36 , G06F 3/153 336 , G06F 15/66 355 , G09G 3/20 , G09G 5/00

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