リセット制御回路

発明者：
出願人/特許権者：
代理人 (1件)：井桁貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-237514
公開番号（公開出願番号）：特開平6-083488
出願日： 1992年09月07日
公開日（公表日）： 1994年03月25日
要約：

【要約】【目的】本発明は外部より1本の信号線によりリセット指示を与えられる装置のRAMの記憶内容を保護するリセット制御回路に関し、パワーオンリセットとマニュアルリセットを区別することにより、マニュアルリセット時にRAM内データが破壊されないようにしたリセット制御回路を実現することを目的とする。【構成】電源投入時に‘0’にリセットされ、外部リセット信号1の最初の終了時点に‘1’にセットされるリセット切替えフラグ10と、リセット切替えフラグ10が‘0’であるうちは外部リセット信号1を通過させ、リセット切替えフラグ10が‘1’であるときは外部リセット信号1からRAMのアクセスを避けたリセット信号を作るように構成した回路4の出力信号を通過させるマルチプレクサ13とを備え、マルチプレクサ13の出力を内部リセット信号2とするように構成する。

請求項（抜粋）：

プロセサとRAMを中心に構成され、1本のリセット入力端子から外部リセット信号(1)を受け取る情報処理装置において、電源投入時に‘0’にリセットされ、外部リセット信号(1)の最初の終了時点に‘1’にセットされるリセット切替えフラグ(10)と、リセット切替えフラグ(10)が‘0’であるうちは外部リセット信号(1)を通過させ、リセット切替えフラグ(10)が‘1’であるときは外部リセット信号(1)からRAMのアクセスを避けたリセット信号を作るように構成した回路(4)の出力信号を通過させるマルチプレクサ(13)とを備え、マルチプレクサ(13)の出力を内部リセット信号(2)とすることを特徴とするリセット制御回路。

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