特許
J-GLOBAL ID：200903085500490579

半導体装置及びその製造方法

発明者：
松永 範昭

松永 範昭 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-360717
公開番号（公開出願番号）：特開2000-183043
出願日： 1998年12月18日
公開日（公表日）： 2000年06月30日
要約：
【要約】【課題】 RIE等のプラズマ工程におけるチャージングダメージを防止することが可能な配線構造を提供する。【解決手段】 ゲート絶縁膜13の膜厚が所定の膜厚よりも厚いMIS構造の第1の半導体素子と、ゲート絶縁膜113の膜厚が所定の膜厚よりも薄いMIS構造の第2の半導体素子と、少なくとも1層以上の層間絶縁膜16と、少なくとも第1の半導体素子のゲート14に接続された回路動作に使用される機能配線17、18と、機能配線と離間した領域に設けられ、第1の半導体素子が形成されたウエル11に対して選択的に接続された回路動作には使用しないダミー配線20、21とを有する。
請求項（抜粋）：
半導体基板の主面側に形成されゲート絶縁膜の膜厚が所定の膜厚よりも厚いMIS構造の第1の半導体素子と、半導体基板の主面側に形成されゲート絶縁膜の膜厚が所定の膜厚よりも薄いMIS構造の第2の半導体素子と、少なくとも1層以上の層間絶縁膜と、前記層間絶縁膜の接続孔内に形成された第1の機能配線部及び層間絶縁膜上に形成された第2の機能配線部からなり、少なくとも前記第1の半導体素子のゲートに接続された回路動作に使用される機能配線と、前記機能配線と離間した領域に設けられ、前記第1の半導体素子が形成されたウエルに対して選択的に接続された回路動作には使用しないダミー配線とを有することを特徴とする半導体装置。
IPC (4件)：
H01L 21/3065 ,  H01L 21/3205 ,  H01L 21/8234 ,  H01L 27/088
FI (3件)：
H01L 21/302 C ,  H01L 21/88 S ,  H01L 27/08 102 D
Fターム (12件)：
5F004AA06 ,  5F004DB08 ,  5F004EB02 ,  5F004FA08 ,  5F033MM02 ,  5F033QQ08 ,  5F033QQ13 ,  5F033QQ37 ,  5F033UU01 ,  5F033VV01 ,  5F048BB16 ,  5F048BF16
引用特許：
審査官引用 (5件)
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