特許
J-GLOBAL ID：200903085501516709
クロック発生装置
発明者：
出願人/特許権者：
代理人 (1件)：
西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平4-060528
公開番号（公開出願番号）：特開平5-268017
出願日： 1992年03月17日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】 フィードフォワード方式時間軸補正回路におけるクロック作成部の性能改善。【構成】 基準クロック発生器10と該クロックが入力され、遅延位相を出力するCMOSゲートを多段接続して構成された可変遅延回路11と、該遅延回路11の温度変動等により発生する遅延時間のズレを位相比較器12で検出し、この検出位相をLPF13を通し、作成された制御信号を、電圧比較器15で基準電源電圧に重畳することにより、前記CMOSゲート111〜11nへの印加電源電圧を作成する。これにより、遅延時間が調整され、常時1クロック期間を等分割した位相が作成される。
請求項（抜粋）：
基準信号を発生する回路と、該基準信号から複数の位相を作成する多段接続されたCMOS可変遅延回路と、該CMOS可変遅延回路の各段の電源電圧を制御するPLL回路を備えることを特徴とするクロック発生装置。
引用特許：
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