論理回路

発明者：
出願人/特許権者：
代理人 (1件)：中野雅房
公報種別：公開公報
出願番号（国際出願番号）：特願平9-163322
公開番号（公開出願番号）：特開平10-336014
出願日： 1997年06月04日
公開日（公表日）： 1998年12月18日
要約：

【要約】【課題】高集積化能力を損なうことなく、また既存のプロセスを変更することなく、DCFLの動作特性バラツキを低減する。【解決手段】 D-FET2のドレイン電極8、ゲート電極9、D-FET2のソースとE-FET3のドレインの兼用電極7、E-FET3のゲート電極11、ソース電極10を順次配列する。E-FET3のソース電極10と兼用電極7間においてGaAs基板4の表層部にはE-FET3の活性層6を形成する。また、D-FET2のドレイン電極8と兼用電極7の間においては、GaAs基板4の表層部にD-FET2の活性層5とソース抵抗22を形成する。ここで、E-FET3の活性層6とD-FET2のソース抵抗22とは、同一プロセスによって同一構造に形成される。

請求項（抜粋）：

デプレッション型電界効果トランジスタとエンハンスメント型電界効果トランジスタを縦続接続した論理回路であって、前記デプレッション型電界効果トランジスタのソース抵抗の一部又は全部を前記エンハンスメント型電界効果トランジスタの活性層と同一プロセスによって形成したことを特徴とする論理回路。

前のページに戻る